CMOS运放的设计和几何规划优化方法研究(15)

CMOS运放的设计和几何规划优化方法研究

电路如图3.2所示连接，在运放同相端与反相端之间加交流信号进行.ac测试，同时在反相输入端加共模扫描信号，则能保证电路正常工作的直流电压范围即为共模输入电压范围。网表输入为：

vin1 vi1 gnd dc=x vin2 vi2 vi1 0v ac=1v

.ac dec 10 10 1000meg sweep x 0 5v 0.1v

测得共模输入范围为1.0v~3.6v。（见图3.3）

图 3.3 共模点测试结果 图 3.4 动态输出范围测试结果

（4） 运放的动态输出范围

如上图3.5，将运放接成负反馈的放大器，放大倍数设为10倍，在反相输入端接变化峰值的扫描正弦电压，测试输出端的动态输出电压范围。

网表为： r1 5 vi1 10k

r2 vi1 12 1k r3 vi2 gnd 910

v1 12 gnd sin(2.5v x 1k) v2 vi2 gnd 2.5v

tran 0.01ms 1ms sweep x 0.15v 0.25v 0.01v

测得动态范围为０.4v～４.6v。（见图3.4）

R1

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（5） 交流小信号分析

用.ac语句进行交流小信号的分析测试，得到运放的开环增益、单位增益带宽和相位裕量。开环增益测得值为85DB。单位增益带宽为51MHz，相位裕量为67degree。(如图3.6所示

)

图 3.6 交流小信号测试 图 3.7转换速率SR测试

（6） 共模抑制比（CMRR）

在输入端加上共模小信号，把差模放大倍数与共模放大倍数相除，就得到CMRR。 网表如下： xamp vi1 vi2 vdd gnd 5 amp

xamp2 vc1 vc2 vdd gnd vout2 amp vin1 vi1 gnd 2.5v vin2 vi2 vi1 ac=1v

vcin1 vc1 gnd 2.5v ac=1v vcin2 vc2 vc1 0v

.ac dec 10 10 1000meg

.probe CMRR=par('20*log10(v(5)/v(vin2))-20*log10(v(vout2)/v(vcin2))') 测得CMRR=89DB。

（7） 转换速率（SR）

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电路接法如上页图3.8，将输出端全部反馈回反相输入端，即将运放接成单位增益放大器，然后在同相输入端分别加正、负阶跃脉冲，进行瞬态分析，即可得到Slew Rate的值。

vin1 vi2 gnd pulse 0 5v 1us 0 0 1us 2us vin2 vi1 5 0 .tran 1ns 3us

测得SR为35V／us。（见图3.7）

这里需要指出，为什么手工计算的SR可以达到60V／us，但SPICE模拟的结果却只

DS5

能达到35V／us。由SR的定义SR=min ,DS7

C

，即在该运放中，偏置电流 C+L

Ids5通过管

子M2，或者M1、M3、M4对电容Cc进行充电或者放电；另外，偏置电流Ids7通过管子

M7，或者偏置电流Ids6通过管子M6，对电容Cc+CL进行充电或者放电。运放的转换速率定义为这两个中的最小的一个。在该运放的转换过程中，DS5是较小的值，所以由它定义了

C

转换速率的大小。然而在实际的转换过程中，这个模型只是转换速率的近似，存在一定的误差。因为偏置电流Ids5通过管子M2，或者M1、M3、M4对电容Cc进行充放电时，M1或M2何时导通、何时关闭并不能确定，所以实际上对Cc进行充放电的平均电流肯定会小于Ids5，由此导致了手工计算的SR与SPICE 模拟的SR之间有一定的偏差。这就告诉我们在设计SR指标时，应当考虑到这个SR模型的不精确性，将转换速率尽量设计得大一些，以保证在一定偏差内运放的实际转换速率能够达到规格要求。这个问题在下一章进行几何规划优化时还会碰到。

（8） 等效输入噪声

使用.noise语句：.noise v(5) vin2 1000

测得噪声为

299nV

KHz。