实验指导书(08.3)(8)

这是VHDL语言实验指导书第一稿,实验平台是杭州康芯公司的GW48。

率等；

（3）计算从输入引脚到触发器和锁存器的信号输入所需要的最小的建立时间和保持时间。

五 实验步骤

1 打开编辑好的图形设计文件，在开始编译前必须要设置以下一些选项。 （1）器件的选择 （2）保密位的设置

（3）启用设计规则检查工具 （4）锁定管脚

（5）选择全局项目逻辑综合方式 （6）设置全局定时要求 （7）网表文件的提取 （8）报告文件的设置 2 设计项目的仿真 (1)仿真通道文件的创建

MAX+PLUSⅡ是通过建立一个仿真通道文件（.scf）来完成仿真功能的。仿真通道文件就是通过波形编辑器输入激励波形为仿真器提供输入向量。在对某一项目进行仿真时，仿真器根据输入结点的逻辑电平算出并重写未定义的隐含结点和输出结点的逻辑电平。

(2)仿真通道文件的编辑

仿真通道文件的编辑包括设定时间轴长度、设定时间网格大小显示网格、输入节点、编辑输入结点的信号波形和存盘并保存默认仿真文件and.scf文件等几个步骤。60十进制同步计数器仿真通道文件的编辑参见图3-2。

(3)设计项目的仿真

打开仿真器窗口要选择菜单命令MAX+PLUSⅡ/Simulator或单击

按钮，即打开仿真

器，在仿真对话框中单击Start按纽，即可进行仿真。

(4)仿真结果的分析

图3-2是60十进制同步计数器的仿真结果。通过输出结果检查输入端与输出端之间的关系是否正确。