实验指导书(08.3)(19)

这是VHDL语言实验指导书第一稿,实验平台是杭州康芯公司的GW48。

实验七、VHDL并行语句（生成语句）使用练习 一 实验目的

1掌握VHDL语言的基本描述语句的使用方法。 2掌握VHDL语言的生成语句的使用方法。 二 实验设备与仪器 1 计算机

2 MAX+PLUSⅡ工具软件 3 EDA–V型实验箱

4 编程器件：FLEX10K10LC84-4 三 实验内容

利用MAX+PLUSⅡ库中元器件D触发器及生成语句，完成如图7-1所示的电路设计。

图7-1 生成语句电路设计

四 实验原理 生成语句具有复制作用，可以生成与某个元件或设计单元电路完全相同的一组并行元件或设计单元电路结构。

如果使用altera库中元件，必须在VHDL语言设计的开始进行以下声明：

LIBRARY altera;

USE altera.maxplus2.all;

如果使用元件例化语句，生成器件，那么设计前必须先有这个元件。

例如：在用生成语句作4位加法器电路描述的设计前，必须有一位加法器的设计。 一位加法器的描述： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY add_1 IS

PORT(

x， IN std_logic; y: IN std_logic;

ci: IN std_logic; sum: OUT std_logic; co: OUT std_logic); END add_1;

ARCHITECTURE ar_10 OF add_1 IS BEGIN

sum <= x XOR y XOR ci;

co <= (x AND y) OR (x AND ci) OR (y AND ci); END ar_10;