实验指导书(08.3)(21)

这是VHDL语言实验指导书第一稿,实验平台是杭州康芯公司的GW48。

实验八、VHDL语言的组合电路设计

一 实验目的

1掌握VHDL语言的基本结构及设计的输入方法。 2掌握VHDL语言的组合电路设计方法。 二 实验设备与仪器 1 计算机

2 MAX+PLUSⅡ工具软件 3 EDA–V型实验箱

4 编程器件：FLEX10K10LC84-4 三 实验内容

设计并实现一个16-4优先编码器 四 实验原理 常用的编码器有：4-2编码器、8-3编码器、16-4编码器，下面我们用一个8-3编码器的设计来介绍编码器的设计方法。

8-3编码器如图8-1所示，其真值表如表8-1。

图8-1 8-3编码器

整个编码器的VHDL语言描述如下： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;