实验指导书(08.3)(12)

这是VHDL语言实验指导书第一稿,实验平台是杭州康芯公司的GW48。

图4-2一位全加器原理图

图4-3 4位全加器原理图

五 实验步骤

1 设计底层文件，用图形输入法编辑一位半加器原理图，如图4-1所示。编辑完后，存盘并检查错误，最后进行编译、仿真并生成一个默认符号h_adder。

2 设计顶层文件1，用已经生成的半加器符号编辑一个全加器。如图4-2所示。编辑完后，存盘并检查错误，最后进行编译、仿真并生成一个默认符号f_adder。

3 设计顶层文件2，用已经生成的全加器符号编辑一个4位全加器。如图4-3所示。编辑完后，存盘并检查错误，最后进行编译、仿真并生成一个默认符号adder41。

4 在最顶层项目文件里打开层次显示窗口可观察adder41项目的层次结构。选择菜单命令MAX+PLUSⅡ/Hierarchy Display（层次显示）或单击

按钮，即打开层次显示窗口，

显示出adder41的层次树结构，如图4-4所示。在层次结构图中，可以清楚的看到adder41文件中包涵了1个h_adder符号和3个f_adder符号。而一个f_adder文件中又包涵了2个h_adder符号。

图4-4 adder41的层次结构显示