集成电路——译码器设计与分析(11)

②( 2. 1. 2)卷积码编码器的编程实现与仿真波形

由以上分析可以发现,( 2. 1. 2)编码器由两个模二加法器组成 ,分别生成c1( x)、c0( x)。而此时输出的是并行数据,须经过并串转换才能输出, 在用VHDL 编程时, 用LOAD 和 CLK 来控制信息的输入与卷积码的产生 , 当 LOAD 为底电平时,在每个 CLK 的上升沿输入一位信息 , 并进行异或运算 ; 当 LOAD 为高电平时,在 CLK 的上升沿时刻 ,把生成的卷积码经过并串转换之后输出。

图中 ,DIN 为输入的信息位 ,D-OUT 为输出的串行卷积码,Q 为移位寄存器的内容。输入序列为: 1 0 1 0 1 0 … …,输出为: 11 10 00 01 10 … …。实现了编码器的功能。

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