在深亚微米制程下实现物理层连接IP

物理层负责通过物理（PHY）传输介质来传输原始的位流，在OSI网络模型内属于最低的一个层。随着各类高速接口的出现，诸如串行通信协议USB 2.0、PCI Express®、SATA和DDR2，PHY提供了接口中数字部分与调制部分之间的通信桥梁。目前的发展趋势表明，要将这些混合信号接口集成到采用沟道长度为65纳米和45纳米的数字逻辑电路深亚微米技术制造的系统级芯片（SoC）内。这些技术已经针对数字集成进行了精调，从而对混合信号电路设计者提出了各种挑战：

较低的工作电压导致可留给模拟电路的净空高度减小 需要运用电路设计技巧来努力克服增大的泄漏电流

电路设计者要注意到会影响到长期性能和可靠性的浅通道隔离（STI）、热载流子注入（HCI）、负偏压温度不稳定性（NBTI）以及邻近效应

本文在介绍了电路和制程在深亚微米技术领域的发展趋势后，将以高速存储器DDR2接口为例，展示一个完整的通信协议解决方案。然后对将IP集成到SoC时所遇到的实施挑战做出了描述。本文结论部分提出了一个适用于高速串行PHY生产测试的建议。

深亚微米电路设计发展趋势

过去，在进行设计缩放时，可以在信号摆幅与供电电压之间维持一个恒定的比率，而从现象上来看，可以体现在特定动态范围和带宽所要求的功率会随着特征尺寸同比例地减小。但在小于90纳米的制程下，情况就不是如此了。

在电路层面上，这个问题体现在，低供电电压给一些诸如传输门电路和放大器的使用提出了挑战。在克服这些问题，设计者运用了各种技巧，例如，采用低Vt电阻器、时钟频率提升、开关运算放大器技巧、轨至轨输入级、背栅驱动电路以及共模电平转换等技巧。

小几何尺寸制程技术也引入了若干新兴的模拟发展趋势：

SPICE模型的复杂度以及多指器件的运用大幅提高了SPICE仿真的要求。 预布局仿真作为性能预言的效果变得较差。 后布局设计验证工作的劳动量明显加大。

由于运用了诸如双氧化物以及分区基本原理，精密模拟电路采用较厚门电路器件的常见程度已经大大增加。

可以使用片上电压调节器来减少噪声敏感度(抖动)并消除变动。 较小的技术尺寸节点存在着fT更大的现象。

每个技术尺寸节点下的核心器件均拥有类似的gm /ID 。 较小技术尺寸节点的gds要高得多，导致性能降级。 较小技术尺寸节点的NFmin减少。

对于固定强度的电流来说，随着技术尺寸节点的缩小，fT变大，gm恒定不变，gds变大，因此，放大器增益减小，但总频率范围有可能增加。所以必须增加电流以补偿增益损失。

较小技术尺寸节点的好处在于可以将大于5 GB/s的更高速率作为一些诸如PCIe 2.0这样的通信协议的性能目标，而不在于改善现有设计的功耗。

根据功率估算结果，诸如自动归零以及平均化这样的增强型技术有时也是需要的。

供电电压下降就意味着原先工作在3.3 V或2.5 V下的体系架构现在需要工作在1.8 V或更低电压下，而且不能有性能上的任何损失。一种解决这个问题的方法是采用高电压I/O器件与低电压核心器件的混合。此外，所有为了支持可制造性设计（DFM）要求而进行后处理工作也增加了这些器件上的性能变动性。

通过混合运用I/O和核心器件，可以在90纳米、65纳米甚至是45纳米保持性能的稳定。关键技巧在于，了解在什么地方以及如何采用这些技巧，这里就是IP提供商的专业知识能够大展身手的领域。