在深亚微米制程下实现物理层连接IP

SoC设计者并没有设计IP，因此无法添加测试功能。如果他们不能在试验台上仿真这个IP，那么就无法测试IP。请确保IP内集成了正确的测试功能。

SoC测试工程师通常建立了一些在仿真中输入/输出的向量。在典型情况下，这些向量不会包括必须手工编码的模拟测试工作。

测试工程师必须设计测试以达到合格的模拟故障覆盖度。但设计人员对IP的模拟部分了解并不很多。

绝大多数的模拟电路测试均要求采用外部硬件才能正确执行。而安装设置这些硬件也需要花费时间。因此，这通常意味着在SoC设计完成时才是实际芯片第一次接受试验向量/代码的时候。

所以，测试工程师如何将PCI Express符合度的Eye-Mask结合到ATE之内且不改变信号呢？他当然不能在每一个引脚上都接上一个高速测试仪器。测试工程师所关注的是，采用环路方法的简单的合格/失败测试并不能了解自己拥有多少裕量，因为能够通过环路试验的芯片有可能在面对真实世界条件时发生故障。通过运用电压和相位裕量预留方式，可以在生产测试环境下对连接进行可靠的测试。这些限制条件由随着IP提供的简单输入和对比向量来确定。表2中将Synopsys所提供的方法与传统方法进行了对比。

IP知识

Synopsys

有文档记录的测试解决方案 提供向量

价格低廉的数字测试仪 最低 高

其他IP产品 全凭自己

测试工程师需要制订测试计划和编写代码

昂贵的混合信号测试仪或昂贵的测试用机架。

测试工程师需要深入了解IP的运行原理

取决于测试工程师的努力程度以及对IP的了解程度 高

> 500 ms 高

最低

PCIe HY）为70 ms，x8为90 ms 最低

表2 高速SerDes测试对比（TE指测试工程师）

总结

目前对于复杂物理层连接IP的需求量正在上升，这就要求工程师能够采购到高质量的IP，并掌握一系列的集成技巧。而对于深亚微米制程效应的透彻了解也对设计有效运行、可靠耐用、生产成本合理的模拟/混合信号设计方案有着必要性。这样就要求IP供应商与制造过程工程师、电路设计人员和EDA供应商完美配合，开发出能够容纳制程变动并同时将其他事项纳入考虑的IP产品。那些仔细选择了这样的IP供应商并坚持采用最佳规范的工程师将能够获得成功，他们能够成功地将精力放在自己的设计方案上，因为他们清楚地知道，自己使用了经过实际验证的IP和技巧，这些IP和技巧能够在器件实施和最终产品测试的整个过程中正确地发挥其功能。