在深亚微米制程下实现物理层连接IP

作为向SoC集成商发运IP的最后一个工作步骤，IP发货商应当生产硅试验芯片，最好能够涵盖一个组合矩阵批次，以观察所有制造上的差异性，并彻底验证其电气性能。采用基于标准的连接IP时，必须在插拔试验上执行符合性测试。图1所示为一个采用130纳米至65纳米制程的运行在快速、标准和慢速条件下的带宽为2.5 Gb/s的PCIe PHY芯片的性能。

图片译文：快速 标准 慢速

图1 不在不同技术节点和分区上测量的DesignWare® PCI Express PHY性能

完整的解决方案－PHY和MAC

连接IP在典型情况下会覆盖从传输层下至物理层的范围，在表1中可以观察到，这些层定义为第1层至第4层。在理想情况下，IP供货商会集中于某个接口标准，例如PCI Express、USB 2.0等，并提供一个完整的解决方案，包括所有这些层，事实上能够巧妙地避开互操作性的问题。如果IP符合了诸如PCI Express的PHY接口（PIPE）的实施标准或采用AHB 总线接口时，就可以缩短开发时间，提高成功的机会。

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