在深亚微米制程下实现物理层连接IP(5)

尽管如今有许多设计方案已经转移到串行通信体系架构上，但SoC设计仍能够通过运用传统的主流DDR2存储器接口来获得好处。出于这个原因，重点在于，SoC设计人员应当理解如何选择存储器接口完全就是在选择另一个复杂的混合信号IP模块。如以下电路所述，作为用于完成关键时序要求的时序电路，采用了与本文所讨论目标相同的混合信号构建模块。

高性能DDR2 SDRAM存储器的好处在于要求SoC接口设计者找出实施存储器子系统集成的方法，并关注好细节。数据速率在随着DDR2 400、DDR2 533、DDR2 677以及目前DDR2 800的发展，数据速度也在增加，与存储器接口相关联的时序和信号集成的复杂度也在显著地增加。实现更高的速度要求在工程设计付出更多的努力。在理想情况下，这种转移原来计划在400 Mbps的应用首次实现时进行。对于DDR的信号发生来说，增加频率会将总位时间从2.5纳秒缩短至1.25纳秒，而这个1.25纳秒还要分划成各625皮秒的建立和保持时间预算。源同步时序取决于DQ数据边沿的放置点与DQS选通脉冲边沿之间位置的不确定性。任何偏差、抖动或不确定的分量均有可能侵蚀建立和保持时间的裕量。.

总时序由三项预算构成：发送器、连线和接收器，而这些预算要受到以下三个条件的影响：

印刷电路板和封装偏差

某个特定字节的DQS与DQ之间的电气长度差异必须缩小以满足目前已经减少的时序预算要求。码间干扰（ISI）

这个效应指接收器处出现的随机信号位的重叠现象，并会随着线网电容性负荷以及频率决定的通道布线损失而加剧。 SSO推出（Push-out）

在写操作期间，在一个字节的8个DQ信号后，DQS会落后90度的相位开始发出。在8个DQ线同时切换时，所导致的通过封装接线电感所产生的电流会导致供电轨压降低，导致DQ信号的输出发生延迟。这种“推出（push out）”现象会减少可用建立时间预算。

存储器接口折衷方案

一旦你理解了创建高速存储器接口所涉及的全部动态状况和复杂性，则您就有了两个选择方案：一个采用内部装配的独立I/O、DLL、PLL以及胶合逻辑电路的套件，另一个采用由IP供应商提供的完全装配好的DDR2存储器PHY宏。

采用内部装配套件时，系统性能只有在实施完成后才知道，而且要求采用高速逻辑电路/系统集成商。您还需要一位在晶体管级SPICEY建模方面拥有丰富经验的工程师。您将要求配备一位经验丰富的信号完整度工程师以及用于追踪布局、接口和DIMM的PSB模型。

采用IP供应商提供的完全装配好的PHY时，您的设计方案会拥有一部分内置的裕量，并且可以根据已知的设计方案对系统性能有更大的确定性。您还可以从降低风险和缩短开发时间方面获益。此时就不再需要高速逻辑电路/系统集成商，而且您可以接触到经验丰富的信号集成团队所提供的服务。您可以在这些方面获得成功，所谓的折衷放到了上市周期方面。