Verilog HDL十进制计数器实验Quartus90非常详细的步骤(5)

时间:2025-04-04

Verilog HDLQuartus9.0十进制计数器

在设计的工程名以及所选用的器件型号,如图 3-9 所示。

图 3-9 观察正在设计的工程

8. 培养良好的文件布局。

点击菜单项 Assignments->Device,选中 Compilation Process Settings 选项卡,勾上右边

的 Save Project output files in specified directory,输入路径(一般为 debug 或者 release),如图

3-10 所示。

注意:

使用相对路径.\release,以便将工程文件拷贝在不同的 PC 机上运行。

图 3-10 指定单独的编译结果文件目录(相对路径)

9. 添加所需设计文件。

点击菜单项 File->New 或者点击图标

新建一个设计文件,选择 Verilog HDL File,

如图 3-11 所示,点击 OK。建立 Verilog 源代码文件。

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