Verilog HDLQuartus9.0十进制计数器

15. 将 iclk 设为方波。右击 iclk 信号，选择 value->clock..，如图 3-26 所示。

图 3-26 将 iclk 改为方波

在弹出的 clock 设定对话框中把周期调整为 20ns，如图 3-27。Duty cycle 的意思是占空 比，即是指高电平在一个周期之内所占的时间比率。

图 3-27 时钟的周期设置

16. 将 rst_n 改成低 20ns 后持续高电平。选中 rst_n 信号，单击左侧图标

强制设为

高电平。在波形上拖动鼠标选中前 20ns，单击左侧图标 强制设为低电平。