Verilog HDLQuartus9.0十进制计数器

标 或使用 CTRL+L 执行全编译，如图 3-37 所示。

图 3-37 执行 start compilation

编译结果如图 3-38 所示。

图 3-38 全编译结果显示

23. 时序仿真。其主要用途是查看实际设计的电路运行时是否满足延时要求，时序仿 真考虑了电路实际运行的延时等因素。

单击菜单中 Assignment->Settings，选中 Simulator Settings 选项卡，在 Simulation mode

中选择 Timing，Simulation input 选择刚才建立的波形文件，完成后点击 OK，如图 3-39。

图 3-39 仿真模式设置对话框（时序仿真）

特别注意：图 3-31 和图 3-39 区别了功能仿真和时序仿真。

如果是 8.0 版，在左侧带问号的 Quartus II Simulator (Timing)处右击 start，启用时序仿