Verilog HDL十进制计数器实验Quartus90非常详细的步骤(13)
发布时间：2021-06-06
Verilog HDLQuartus9.0十进制计数器
完成后波形如图 3-28 所示。输出波形可不管。
图 3-28 波形文件
17. 保存波形文件 counter.vwf，如图 3-29，这里的命名可以随意。
图 3-29 保存波形文件
18. 波形文件生成后，直接点击仿真按钮会提示错误，见图 3-30，这是因为没有先产 生功能仿真网表。
图 3-30 未生成网表错误
19. 要生成功能仿真网表，首先设置仿真模式。点击菜单项 Assignment->Settings，选
中 Simulator Settings 选项卡，出现图 3-31 所示对话框。在 Simulation mode 中选择 Functional， Simulation input 选择刚才建立的波形文件，完成后点击 OK。
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