Verilog HDL十进制计数器实验Quartus90非常详细的步骤(20)
发布时间：2021-06-06
Verilog HDLQuartus9.0十进制计数器
图 3-46 选择硬件环境
29. 选择逻辑分析仪时钟，本实验中就以计数器时钟作为逻辑分析仪时钟。确认左下角
的标签页是 setup，然后点击右下侧 SignalConfiguration 中的 Clock 栏后的按钮。出现如图
3-47 所示。
图 3-47 结点查找对话框
Fitter 选择 SignalTap II：post-fitting，点击 List 按钮，左侧出现可选结点，选择其中的 iclk，点击中间的≥按钮。完成后如图 3-48 所示。
图 3-48 选择时钟结点
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