使用Verilog语言实现密勒码编译码器设计,课程实验。

begin

signal_in=shift[0];

temp=shift[0];

shift=shift>>1;

shift[7]=temp;

end

//检测输出信号

initial

begin

$monitor($time,"signal_out=%b

o_finish= %b",signal_out,o_start,o_finish);

#8000 $finish;

end

endmodule o_start=%b

仿真结果如下图所示

2. 译码器仿真验证

//miller_decoder程序的测试程序

`timescale 10ns/1ns

module miller_decoder_tb;

//主要输入寄存器

reg clk;

reg clk2;

reg signal_in;

//主要输出声明

wire signal_out;

wire o_start;