使用Verilog语言实现密勒码编译码器设计,课程实验。

wire o_finish;

reg temp;

reg [15:0] shift;

//待测试设计例化

miller_decoder my_miller_decoder(signal_in,signal_out,clk,o_start,o_finish); //产生时钟周期是100个时间单位

always #50 clk=~clk;

always @(posedge clk)

begin

clk2<=~clk2;

end

//设计一个或多个激励信号发生器

initial

begin

clk=0;

clk2=0;

shift=16'b1110001110000110;

signal_in=shift[0];

temp=shift[0];

shift=shift>>1;

shift[15]=temp;

end

always @(posedge clk) //注意这里是clk时钟来控制输入数据一位一位往里进哟 begin

signal_in=shift[0];

temp=shift[0];

shift=shift>>1;

shift[15]=temp;

end

//检测输出信号

initial

begin

$monitor($time,"signal_out=%b o_start=%b o_finish= %b",signal_out,o_start,o_finish);

#8000 $finish;

end

endmodule

仿真结果如下图所示。