使用Verilog语言实现密勒码编译码器设计,课程实验。

2'b01:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b10; endcase end 'b0: begin case({outbuf_parallel[2*i+3],outbuf_parallel[2*i+2]}) 2'b00:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b01; 2'b11:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b10; endcase end endcase end 'b0: begin case(datain_parallel[i+1]) 'b1: begin case({outbuf_parallel[2*i+3],outbuf_parallel[2*i+2]}) 2'b10:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b00; 2'b01:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b11; endcase end 'b0: begin case({outbuf_parallel[2*i+3],outbuf_parallel[2*i+2]}) 2'b00:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b11; 2'b11:{outbuf_parallel[2*i+1],outbuf_parallel[2*i]} = 2'b00; endcase end endcase end endcase c_finish=1;//计算完毕了，可以考虑输出的问题了~ end