课程设计报告---四人抢答器(9)

d4 : in std_logic; clk : in std_logic; clr : in std_logic; q1 : out std_logic; q2 : out std_logic; q3 : out std_logic; q4 : out std_logic; alm : out std_logic); end lock;

architecture Behavioral of lock is begin

process(clk) begin

if clr='0' then -------低电平有效 q1<='0'; q2<='0'; q3<='0'; q4<='0'; alm<='0';

elsif clk'event and clk='1' then q1<=d1; q2<=d2; q3<=d3; q4<=d4; alm<='1'; end if; end process;

end Behavioral;

器件描述：

clk：当clk=‘0’时，q1~q4=‘0’，alm=‘0’；当q1<=d1;q2<=d2;q3<=d3;q4<=d4;alm=‘1’；d1~d4：d1~d4=s1~s4；

(3). ch41a 元件

clk=‘1’时，