课程设计报告---四人抢答器(7)

~Q4原始状态为高电平，使得四输入与门输出为高电平，cp=‘1’，不能触发。 当第一个人按下抢答按钮，输入低电平，四输入与门电平值由‘1’跳变为‘0’，此刻cp=‘0’，触发U1，使得U1输出端q=‘1’，此后无论其他选手再按按钮，cp=‘0’不变，实现对其他选手的锁存功能，U1输出q也一直保持为1，所以对于U2器件，只有一个脉冲触发，其输出q1~q4仅为s0~s1的第一个状态，在经U3器件进行转换后，由发光二极管输出（点亮第一个抢答选手对应的发光二极管）。而答题计时部分，由U2的输出端alm=‘1’使能U4，进行计时，计时输出由发光二极管显示。当在规定的时间没有答题结束，则蜂鸣器发出报警声。

3.3 单元电路设计

(1). Catch 元件

器件生成所使用的VHDL语言：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity catch is

Port(cp : in std_logic; clr : in std_logic; q :out std_logic); end catch;

architecture Behavioral of catch is