VHDL课程设计

程序代码：

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity pcm_con is

Port ( clk : in std_logic; --8.192MHz时钟输入--

cp_out : out std_logic; --2.045MHz时钟输出--

pcm_in : in std_logic; --pcm波输入 接收通道-- pcm_out : out std_logic; --pcm波输出 发送同道-- to_Dx : in std_logic; --接3067 编码输出端--

to_Dr : out std_logic; --接3067 解码输入端--

incode : out std_logic; --8KHz编码帧同步信号-- decode : out std_logic; --8KHz解码帧同步信号-- incode_en : in std_logic; --编码允许信号--

decode_en : in std_logic; --解码允许信号--

code_in : in std_logic_vector(7 downto 0);--编码帧同步码-- code_de : in std_logic_vector(7 downto 0)); --解码帧同步码-- --为避免系统误解码,提高抗干扰能力可以增加帧同步码位数-- end pcm_con;

architecture Behavioral of pcm_con is

signal clk_sys : std_logic; --系统内部时钟信号--

signal sreg: STD_LOGIC_vector(7 downto 0);--8位移位寄存器-- begin

cp_out <= clk_sys; --2.045MHz时钟信号输出-- PROCESS (clk) --2.045MHz系统时钟进程-- VARIABLE tem : INTEGER RANGE 0 TO 1;

BEGIN

IF (clk'EVENT AND clk = '1') THEN

if tem =1 then

tem := 0;

else