PCM编解码芯片控制(5)

VHDL课程设计

第3章 PCM编解码芯片控制详细设计 本章中主要介绍芯片TP3067内部结构，外部接口和各管脚的说明。同时介绍了程序中的输入输出端口和设置的信号量，并通过MAX+PLUSⅡ仿真得到波形。

3.1芯片TP3067的结构

3.1.1 芯片TP3067的内部结构

芯片TP3067的内部结构有发送和接收两大部分组成，其具体结构如图2所示：

DxDrVCCVBBGNDAMCLKxPDNBCLKx/CLKSELFSxFSR

图2 TP3067内部结构框图

3.1.2 芯片TP3067的外部接口

芯片TP3067的外部接口可分两部分:一部分是模拟接口电路，它与编译码器中的Filter发生联系，这一部分可控制模拟信号的放大倍数，另一部分是与处理系统和交换网络的数字接口，它与编译码器中的Codec发生联系，通过这些数字接口线来实现对编译码器的控制。其管脚排列如图3所示：

VPO+GNDAVPO-VPIVFROVCCFSRDr

BCLKR/CLKSEL

MCLKR/PDN1234567891020191817161514131211VBBVFxI+VFxI-GSxANLBTSxFSxDxBCLKxMCLKx

图3 TP3067管脚排列图

VHDL课程设计

各管脚的说明如表1所示：

表1：管脚说明

VHDL课程设计

3.2程序中端口和信号量设置

输入端口有：CLK为时钟输入，pcm_in 为pcm波输入接收通道，to_Dx 接3067 编码输出端，incode_en 为编码允许信号，decode_en 为解码允许信号，code_in 为设定编码帧同步码，code_de为设定解码帧同步码。

输出端口有：cp_out 为2.045MHz时钟输出，pcm_out 为pcm波输出发送同道，to_Dr接3067 解码输入端，incode 为8KHz编码帧同步信号。Decode为8KHz解码帧同步信号。

设置的信号量有：clk_sys 为系统内部时钟信号，sreg为8位移位寄存器。

3.3程序的仿真结果

帧同步时，8.102MHz的外部时钟信号clk分频后得到2.048MHz的码同步时钟cp_out，再经分频分相后得到8KHz的帧同步时钟。Incode信号每256个系统时钟周期(cp_out)出现一次脉冲,启动编码过程。帧同步仿真波形如图4所示：

图4帧同步波形

某一编码时隙时，当编码时序参量tim计数到0时开始编码过程。 编码时隙中,先逐位输出8位的帧同步码；随后输出编码输出允许信号,使pcm编码芯片输出pcm波,控制芯片取得pcm波后直接输出。当然这个时序也可以根据芯片的实际速率做适当的修改。边码结束后pcm芯片的代码输出脚将锁定在高阻状态,为了避免不定状态引入后级,控制芯片也将输出锁定在高阻态。当然,为了避免给调制部分引入噪声也可以锁定在低电平。某一编