DSP FPGA 数据采集系统

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继电器

片选端，还设置了一个ｏｕｔ３溢出信号，做为Ａ／Ｄ转作只需要后台的ｃＰｕ提供３个信号，就能输出１２

换结束信号。

个信号，实现对多个芯片的控制。

控制方式如下：控制系统启动时，利用计数器的

在设计的这个电路中，采取的是“同时采集，分高两位的逻辑组合实现Ａ１，选通第一片多路复用开

时转换”的工作方式，即采样保持器将在采样启动关；当计数到１６个脉冲时，Ａ２输出低电平，Ａｌ恢复信号到来时采集到的３６路同步信号保持，在ＬｏＧＩＣ

高电平，选通第二片多路复用开关；检测到第３２个接收到高电平的时候将采样保持器所保持的信号释

脉冲到来，Ａ３输出低电平，而Ａ２恢复高电平，选通

放，依次经过选通的通道送人ＡＤ进行模数转换。最后一片多路复用开关同时停止第二片多路复用开

具体的工作方式如下：由后台ＣＰｕ向ｃＰＬＤ发出工

关；检测到第３６个脉冲时，由ｏｕｔ３发出低电平，表作启动脉冲信号，当ＡＤ０３模块接收到该工作启动示３６路信号的一次转换全部完毕。脉冲时，就启动该控制系统，将此时采集到的信号保

３．３系统的工作方式持在采样保持器中，系统的采样由ＡＤ０３模块的ｓ—３．３．１输入端子功能

ＰｕＬＳＥ脉冲给出（系统的采样周期由后台的ｃＰＵ设ＡＤ０３模块中的ｃｌｋ是ｃＰＬＤ的工作脉冲，也是定，并通过对ｓ—ＰｕＬｓＥ端子发出周期脉冲来实现），整个控制器的启动脉冲；ＢｕｓＹ与ＡＤＳ８５０５的ＢｕＳＹ

在ＡＤ０３模块的ＨＳＣＯＮ端子置高时，将采样保持器位连接，向控制系统提供查询信号；Ｓ—ＰｕＬｓＥ是由

所保持的信号释放，从第一个通道的信号开始逐个后台ｃＰｕ发出的采样信号；ＣＬＲ是ｃｏｎｔｒｏｌｍｕｘ模块

进行Ａ／Ｄ转换，每完成一次Ａ／Ｄ转换，由ＡＤ０３模中的计数器清零信号，一般情况下置为高电平。

块的ＦＩＮＩＳＨ向ｃｏｎｔｒｏｌｍｕｘ模块的ｃｌｋ发出一个脉３．３．２输出端子功能

冲，ｃｏｎｔｒｏｌｍｕｘ模块内部的计数器加１，选通下一个Ｒｃ和ｃｓ位分别控制ＡＤｓ８５０５的Ｒ／ｃ和ｃｓ

通道，继续进行Ａ／Ｄ转换。直到第３６路信号转换位；Ａｌ～Ａ３代表了３片多路复用开关地址，为低电

完成，ｃｏｎｔｒｏｌｍｕｘ模块的ｏｕｔ３向ＡＤ０３模块发出停止平时表示选中相应的多路复用开关；ＨｓＣＯＮ连接到信号、，停止Ａ／Ｄ控制系统。

采样保持器的ＬＯＧＩｃ端，高电平时使采样保持器将

保持的信号释放输出；Ｐｏ～Ｐ３分别接到各片多路复

４仿真分析及结果

用开关的逻辑组合端子，选通某一路信号通道。

根据以上的设计，在软件Ｍｕｘ＋ＰＬＵＳＩＩ中进

本系统是通过ＡＤ０３和ｃｏｎｔＩｄｍｕｘ两个模块相

行仿真，设定给定的采样控制器的工作时序仿真图互作用来实现对Ａ／Ｄ转换器、多路复用开关和采样

如图５所示。由图５可以看出，仿真结果完全满足

保持器的控制的。从图２可以看出，整个系统的工

系统的时序设计要求。

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图５

系统整体工作时序仿真图

Ｆｉｇ．５

Ｔｉｍｅｓｅｑｕｅｎｃｅｓｉｍｕｌａｔｉｏｎｆｒａｍｅｏｆｔｈｅｗｈｏｌｅ８ｙｓｔｅｍ

５结论

协调控制，为多片多路复用开关的使用提供了一个

比较新颖的思路与解决方案。本文设计的系统具有本文论述了如何利用ｃＰＬＤ对多路信号进行转电路结构简单，调节灵活，通用性强，可重复利用，可换，以及如何实现对多片多路开关和Ａ／Ｄ转换器的

移植性强等特点。系统的实现方法是使用硬件语言