边缘检测电路的硬件实现,用的是Verilog语言,采用的是原理图输入,给出了源代码,对于采用FPGA做图像预处理有着很好的参考价值

這種寫法經過合成之後，只有一個D-FF與EQUAL，右邊的o_rising_edge的D-FF主要是因為在always block內的reg。

就這個例子而言，Method 1與Method 2目前在Quartus II 7.2 SP3的合成下

resource打成平手，logic element各用兩個D-FF與與一個組合電路，不過Method 2的code可讀性比較高。