边缘检测电路的硬件实现,用的是Verilog语言,采用的是原理图输入,给出了源代码,对于采用FPGA做图像预处理有着很好的参考价值

Method 2：

使用1個reg posedge_edgedetection2.v / Verilog

1 /*

2 (C) OOMusou 2008

3

4 Filename : posedge_detection2.v

5 Compiler : Quartus II 7.2 SP3

6 Description : Demo how to design posedge detection circuit 7 Release : 08/11/2008 1.0

8 */

9

10 module posedge_detection2 (

11 input clk,

12 input rst_n,

13 input i_data_in,

14 output reg o_rising_edge

15 );

16

17 reg r_data_in0;

18

19 always@(posedge clk, negedge rst_n) begin

20 if (!rst_n)

21 r_data_in0 <= 0;

22 else begin

23 r_data_in0 <= i_data_in;

24

25 if ({r_data_in0, i_data_in} == 2'b01)

26 o_rising_edge <= 1;

27 else

28 o_rising_edge <= 0;

29 end

30 end

31

32 endmodule

若你覺得Method 1比較不好理解，那Method 2就非常的behavior，只使用一個reg記住前一個clock的狀態，並在這個clock判斷前一個狀態是否為0且目前狀態是否為1，這樣就是posedge了。