河南大学《EDA》vhdl语言的高级使用技巧(9)

类型RAM的设计。

在进程设计过程中,为了使程序能根据设计要求生成不同类型的RAM,整个程序包括了三个子进程,同时利用VHDL语言中的配置语句,根据类属性的定义完成对不同类型RAM生成子进程的选择,生成设计需要的RAM模块。程序流程如图4所示。

根据以上设计思路,实现具有3种模式选择、任意大小与数据宽度的RAM模型,这三种模式分别为:(1)调用分布式RAM资源实现的单口异步读RAM;(2)调用分布式 RAM资源实现的单口同步读带同步清零信号的RAM;(3)调用块状RAM资源实现的单口同步读的RAM。例化后RAM模型的引脚图如图5所示。

2 仿真测试

为了仿真需要,假定需要设计一个1024*8位的单口同步读带同步清零信号分布式RAM,对类属性进行按要求设定后,综合报告如下:

Macro Statistics--宏模块数据报告

# LUT RAMs: 1---调用LUT单元

1024x8-bit single-port distributed RAM:1---创建了1024*8b的单口分布式RAM # Registers : 1---调用寄存器

8-bit register: 1---创建了8位同步寄存器模块

可以看出通过调用可编程芯片内底层的RAM资源,生成了所要求的1024*8位的单口同步读带同步清零信号分布式RAM。在ModelSim仿真软件输入波形图,仿真结果入图6所示,从时序仿真结果图可以看出设计的正确性。

下载到Altera公司提供的ACEX1K系列的芯片EP1K30QC208-2和Xilinx公司的Spantan II系列芯片 xc2s50-pq208 的实验平台上验证,结果均正确,达到了预期的设计目标[4] [5]。

3 基于硬件描述语言的可移植存储器IP核的优势

基于VHDL语言实现的通用存储器IP核经过实验验证,可以在ISE和QuartusII 等设计平台上通过综合、编译,直接调用可编程逻辑芯片的底层资源完成设计。同时使用者可以根据设计需要修改参数,灵活的生成各种模式不同大小的通用存储器。根据不同的设计要求,还可以对代码进行优化、修改,使之增加额外的功能,如自校检、自初始化等等。因此与传统软件化的IP核相比,此方法具备很高的可移植性,及可重构性,同时也具备了良好的灵活性与可扩