数字电路系统设计自动化-实验讲义(15)

数字电路系统设计自动化-实验讲义

实验三 含异步清0和同步时钟使能的4位加法计数器的设计

一、实验目的

学习时序电路的设计、仿真和硬件测试，学习用VHDL编程设计电路。 二、实验原理

图3－1是一含计数使能、异步复位和计数值并行预置功能4位加法计数

图3－1 含计数使能、异步复位的4位加法计数器

器，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。 三、实验内容

1、启动MAX+plusII后， 选择菜单“File” “New ”，出现如图3-2所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了VHDL编辑方式。出现的“Untitled - Text Editor” VHDL编辑窗，如图3-3。

2、在VHDL编辑窗口输入VHDL参考程序，检查无误后保存文件。选择菜

单

图3－2进入Max+plusII，建立一个新的设计文件