Verilog HDL 的2位BCD码加法器

输入A=98，B=62，和值S=160，与理论值一直，说明该BCD码加法器工作正常。

四、实验总结

通过本实验，再次熟悉Verilog HDL编程程序，对其中的case 、if else等语法运用有了更深的了解，掌握了BCD码加法器的逻辑原理，学会如何逐步分析，从而推导出程序顺序。在编辑程序时，开始时T0、T1的值是利用语法assign来定义，发现这时，T0、T1就必须是wire类型数据，但这样T0、T1又无法直接做算术运算，后来调整语句，使T0、T1的赋值在always语句内出现，此时T0、T1则可直接进行算术运算。在实验时，许多语法细节仍然不完全熟悉，比如“；”的输入常常出错，这个需要加强熟悉。

在DE2板仿真时，发现数码管显示不正常，表现为显示数字“1”时错误，后经检查发现是程序中代码错误，更正后仿真正常。