Verilog HDL 的2位BCD码加法器

4'd9:displayB0=7'b0010000;

default:displayB0=7'b1000000; //默认时，数码管显示数字“0”；

endcase

case(B1) //输入B1显示

4'd0:displayB1=7'b1000000;

4'd1:displayB1=7'b1111001;

4'd2:displayB1=7'b0100100;

4'd3:displayB1=7'b0110000;

4'd4:displayB1=7'b0011001;

4'd5:displayB1=7'b0010010;

4'd6:displayB1=7'b0000010;

4'd7:displayB1=7'b1011000;

4'd8:displayB1=7'b0000000;

4'd9:displayB1=7'b0010000;

default:displayB1=7'b1000000; //默认时，数码管显示数字“0”；

endcase

end

endmodule

3） 输出显示

module display(S0,S1,S2,display1,display2,display3);

input[3:0] S0;

input[3:0] S1;

input[3:0] S2;

output[6:0] display1;

output[6:0] display2;

output[6:0] display3;

reg[6:0] display1;

reg[6:0] display2;

reg[6:0] display3;

always @(S0 or S1 or S2) //当和值S中的任何一位变化，就开始执行显示程序； begin

case(S0) //和值第一位S0显示；

4'd0:display1=7'b1000000;

4'd1:display1=7'b1111001;

4'd2:display1=7'b0100100;

4'd3:display1=7'b0110000;

4'd4:display1=7'b0011001;

4'd5:display1=7'b0010010;

4'd6:display1=7'b0000010;

4'd7:display1=7'b1011000;

4'd8:display1=7'b0000000; //默认时，数码管显示数字“0”；