VS1063的自己翻译的版本,可以作为参考,如果需要准确的术语请看英文原手册

SM_SDINEW被设置为0时，这个模式会被激活。在这种模式下，DCLK，SDATA和BSYNC活跃。

7.3.数据请求DREQ引脚

DREQ的管脚/信号用来指示是否VS1063a的2048字节的FIFO能够接收数据。如果DREQ高，VS1063a可以接收至少32个字节的SDI数据或者一个SCI指令。数据流缓冲区太满以及接收SCI指令时，DREQ变低。

由于有32字节的安全区，发件人可一次性发送高达32字节的SDI数据，而不必检查DREQ的状态，从而使VS1063a更易于低速的微控制器控制。

注意：DREQ可能在任何时间变低或高，即使是在一个字节的传输过程中。因此，DREQ应仅用于决定是否要发送更多的字节。已启动的发送不需要被中止。

注意：在SCI操作正在进行时，VS1063a DREQ也会下降。

有些时候，在DREQ低的情况下还是要发送SCI指令。因为DREQ在SDI和SCI之间是共享的，在SDI没有准备好接收的情况下，你不能确定一个SCI指令是否执行了。在这种情况下，在每一个SCI指令之后你都需要一个足够长的时间延误来确保一个指令都没有错过。第二章9.8的SCI寄存器表给出了最坏情况下每个SCI寄存器写入的处理时间。

7.4. 串行数据接口的串行协议（SDI）

7.4.1. 总述

串行数据接口在从属模式下工作，因此DCLK信号必须由外部电路产生。

无论是DCLK的上升沿还是下降沿都可以产生数据（SDATA信号）（见章节9.8）。

VS1063a默认其数据输入为字节同步的。 SDI字节可以首先由MSB或LSB传输，这取决于寄存器SCI_MODE位SM_SDIORD（见章节9.8.1）。

固件能够接受SDI支持的最大比特率。