通信原理

实验3 CPLD可编程逻辑器件实验

一、实验目的

1．了解ALTERA公司的CPLD可编程器件EPM240；

2．了解本模块在实验系统中的作用及使用方法；

3．掌握本模块中数字信号的产生方法。

二、实验仪器

1．时钟与基带数据发生模块，位号：G

2．20M双踪示波器1台

3．频率计1台

三、实验原理

CPLD可编程模块（芯片位号：4U01）用来产生实验系统所需要的各种时钟信号和数字信号。它由CPLD可编程器件ALTERA公司的EPM240、下载接口电路（4J03）和一块晶振（4JZ01）组成。晶振用来产生16.384MHz系统内的主时钟，送给CPLD芯片生成各种时钟和数字信号。本实验要求实验者了解这些信号的产生方法、工作原理以及测量方法，理论联系实践，提高实际操作能力。

m序列是最被广泛采用伪随机序列之一，除此之外，还用到其它伪随机码，如Gold序列等，本模块采用m序列码作为系统的数字基带信号源使用，在示波器上可形成稳定的波形，方便学生观测分析。下面介绍的m序列原理示意图和仿真波形图都是在MAX+PLUS II软件环境下完成。其中，RD输入低电平脉冲，防止伪随机码发生器出现连0死锁，其对应仿真波形的低电平脉冲。CLK为时钟脉冲输入端。OUT为m序列伪随机码输出。

下图3-1、图3-2为三级m序列发生器原理图和其仿真波形图。在实验模块中的clk为2KHZ时钟，输出测试点为4TP01，m序列输出测试点为4TP02。

图3-1 三级m序列发生器原理图（M=7）