关于EDA实验的介绍

ARCHITECTURE behave OF count IS BEGIN

PROCESS(clk,rst,load,plus_sub,din) BEGIN

IF(clk'event AND clk='1')THEN

IF(rst='1')THEN dout<=(OTHERS=>'0'); ELSIF(1oad='1')THEN dout<=din; ELSIF(plus_sub='1')THEN IF(dout=9)THEN dout<="0000"; ELSE dout<=dout+1; END IF;

ELSIF(plus_sub='0')THEN IF(dout=’0’)THEN dout<="1001"; ELSE dout<=dout-1; END IF; END IF; END IF;

END PROCESS; END behave;

--同步复位 --同步置数 --加法计数 --计数容量设定

--减法计数

四、操作案例

1．操作题目：通过计数器（M=60）的设计实例，讲解用VHDL语言设计组合电路、时序电路设计方法

2．60进制计数器的电路如图:CLR为异步清零端，PE为同步置数端，CLK为时钟信号，高位输出QH[3..0]、低位输出QL[3..0]。

步骤：用VHDL语言编程，然后编译、仿真。并生成元件符号如下。