关于EDA实验的介绍

第七节 基本逻辑电路设计

一、VHDL语言中基本语句总结

1．顺序语句：

1）顺序语句中的IF、CASE、LOOP、NULL语句只用于进程、过程、函数。 2）IF、CASE用于条件选择；LOOP用于循环控制偏重计算；NULL是一条空语句，一般用于CASE语句中。

2．并行语句

1）PROCESS语句注意敏感信号表，一般将进程中的输入信号或变量都写入敏感信号表中，如无敏感信号，则使用WAIT语句。

2）BLOCK语句改善并行语句极其结构的可读性。 3）并行信号赋值语句： （1）简单信号赋值语句 （2） WHEN 。。。ELSE 语句（不用与进程；ELSE 后面无符号） （3）选择信号赋值语句的用法 ARCHITECTURE ar_7 OF fzh_2 IS BEGIN

WITH q SELECT

y<= a WHEN ″00″， --选择值用“，”结束 b WHEN ″01″， c WHEN ″10″， d WHEN OTHERS; END ar_7;

4）元件例化语句：主要用于在VHDL中的层次设计。 5）生成语句：作用就是复制

FOR 循环变量 IN 取值范围 GENERATE

3 .子程序

VHDL中的子程序包括函数（FUNCTION）和过程（PROCEDURE）等两类。l函数的作用就是输入若干个参数，通过函数运算求值，最后直接返回一个值。l过程的调用是一条语句，调用时通过其接口返回0个或多个值。

4．库和程序包

二、组合逻辑电路的设计

译码器

例：一位共阴七段数码管译码器 LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

entity bcd7 IS PORT(d3,d2,d1,d0: IN std_logic;