13.二输入或非门的VHDL设计(2)

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方法二： library ieee; use ieee.std_logic_1164.all; entity nor2 is port (a,b:in std_logic; y:out std_logic); end nor2; architecture nor2_2 of nor2 is begin t2: process (a,b) vareable comb:std_logic_vector (1 downto 0); begin comb:= a & b; case comb is when when when when when end case; end process t2; end nor2_2; "00" => y <= '1'; "01" => y <= '0'; "10" => y <= '0'; "11" => y <= '0'; others=> y <= 'X';

7.程序下载 Max+PlusII-progeammer-JTAG-Multi-Device JTAG chain setup-Select Programming file – 找 到 你 所 要 的 .pof 文 件 -add-OK 8.实验箱上现象的分析描述与验证。 三.小结： 对学生在实验过程中遇到的问题进行分析，总结，做出合 理的评价。 四.作业 将程序输入到 MAX+PLUS II 软件进行相关操作，完成实 验报告。

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