eda技术的优化设计

第8 章 设计优化和设计方法

设计优化是可编成逻辑设计的精华所在，如何节省 设计优化是可编成逻辑设计的精华所在， 所占用的面积、 所占用的面积、如何提高设计的性能是可编成逻辑设计 的核心， 的核心，这两点往往也成为一个设计甚至项目成败的关 键因素。 键因素。

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近年来VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级的 近年来VHDL设计方法正越来越广泛地被采用。但是VHDL设计是行为级的 VHDL设计方法正越来越广泛地被采用 VHDL 设计，所带来的问题是设计者的设计思考与电路结构相脱节。 设计，所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是 根据VHDL的语法规则 对系统目标的逻辑行为进行描述， 根据VHDL的语法规则 对系统目标的逻辑行为进行描述，然后通过综合工具进 VHDL 行电路结构的综合、编译、优化， 行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时 延的仿真。实际设计过程中，由于每个工程师对语言规则、 延的仿真。实际设计过程中，由于每个工程师对语言规则、对电路行为的理 解程度不同，每个人的编程风格不同，往往同样的系统功能， 解程度不同，每个人的编程风格不同，往往同样的系统功能，描述的方式是 不一样的，综合出来的电路结构更是大相径庭。因此， 不一样的，综合出来的电路结构更是大相径庭。因此，即使最后综合出的电 路都能实现相同的逻辑功能， 路都能实现相同的逻辑功能，其电路的复杂程度和时延特性都会有很大的差 别，甚至某些臃肿的电路还会产生难以预料的问题。从这个问题出发，我们 甚至某些臃肿的电路还会产生难以预料的问题。从这个问题出发， 就很有必要深入讨论在VHDL设计中如何简化电路结构，优化电路设计的问题。 就很有必要深入讨论在VHDL设计中如何简化电路结构，优化电路设计的问题。 VHDL设计中如何简化电路结构 用VHDL进行设计，其最终综合出的电路的复杂程度除取决于设计要求实 VHDL进行设计， 进行设计 现的功能的难度外， 现的功能的难度外，还受设计工程师对电路的描述方法和对设计的规划水平 的影响。 的影响。最常见的使电路复杂化的原因之一是设计中存在许多本不必要的类 似LATCH的结构。而且由于这些结构通常都由大量的触发器组成，不仅使电路 LATCH的结构。而且由于这些结构通常都由大量的触发器组成， 的结构 更复杂，工作速度降低，而且由于时序配合的原因而导致不可预料的结果。 更复杂，工作速度降低，而且由于时序配合的原因而导致不可预料的结果。 例如对于同一译码电路有不

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