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第5章 常用时序逻辑电路及MSI时序电路模块的应用

第5章 常用时序逻辑电路及MSI时序电路 模块的应用5.1 计数器

5.2 寄存器5.3 移位寄存器型计数器

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第5章 常用时序逻辑电路及MSI时序电路模块的应用

5.1 计 数 器计数器是一种用途非常广泛的时序逻辑电路,它不 仅可以对时钟脉冲进行计数,还可以用在定时、分频、 信号产生等逻辑电路中。 计数器的种类很多,根据它们的不同特点,可以将计 数器分成不同的类型。典型的分类方法有如下几种:

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第5章 常用时序逻辑电路及MSI时序电路模块的应用

(1)按计数器中触发器状态的更新是否同步可分为同步计数器和异步计数器。在同步计数器中,所有要更 新状态的触发器都是同时动作的;在异步计数器中,并非

所有要更新状态的触发器都是同时动作的。(2)按计数进制可分为二进制计数器、十进制计数 器和N进制计数器。 按照二进制数规律对时钟脉冲进行计数的电路称 为二进制计数器。在计数器中,被用来计数的状态组合

的个数称为计数器的计数长度,或称为计数器的模。在二进制计数器中,触发器的所有状态组合都被用来计数, 因此,n位二进制计数器的计数长度为2n。

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第5章 常用时序逻辑电路及MSI时序电路模块的应用

按照十进制数规律对时钟脉冲进行计数的电路称为十进制计数器。在十进制计数器中,只有十个状态组 合被用来计数,十进制计数器的计数长度为10。

按照N进制数规律对时钟脉冲进行计数的电路称为N进制计数器。在N进制计数器中,有N个状态组合被用 来计数,N进制计数器的计数长度为N。 (3)按计数过程中的增减规律可以分为加法计数器、 减法计数器和可逆计数器。按照递增规律对时钟脉冲

进行计数的电路,称为加法计数器；按照递减规律对时钟脉冲进行计数的电路,称为减法计数器；

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5.1.1 同步计数器1.同步二进制加法计数器 按照二进制数规律对时钟脉冲进行递增计数的同 步电路称为同步二进制加法计数器。图5―1所示电路 是由四个下降沿动作的JK触发器构成的四位同步二进

制加法计数器。

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&

&

& J3 CP3 K3 Q3

C

1

J0

Q0

J1 K1

Q1

J2

Q2

CP0 K0 Q 0 CP

CP1

CP2 K2 Q 2

Q1

Q3

图5―1 四位同步二进制加法计数器

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由图可以写出电路的方程如下: 时钟方程: CP0=CP1=CP2=CP3=CP

输出方程:

C Q Q Q Qn 3 n 2 n 1

n 0

驱动方程:

J0 K0 1n J 1 K1 Q 0 n n J 2 K 2 Q1 Q0 n n n J 3 K 3 Q2 Q1 Q0

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将驱动方程代

入JK触发器的特性方程

Q

n+1

=JQ +KQn

n

中,得到各个触发器的状态方程为

Q Q Q Q

n 1 0

Q0

n n n

n 1 1 n 1 2 n 1 3

n n n Q Q1 Q0 Q1 Q0 Q1 n 0 n n n n n n Q Q Q2 Q1 Q0 Q2 (Q1 Q0 ) Q2 n 1 n 2 n 0 n n n n n n n n Q Q Q Q3 Q2 Q1 Q0 Q3 (Q2 Q1 Q0 ) Q3 n 1 n 0 n n

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以上状态方程在各个触发器的时钟信号有效时成立。 由图5―1可以看到,各个触发器的时钟信号都连接在CP 上,而且四个触发器都是下降沿动作的,这是一个同步电 路，因此,以上状态方程在CP的下降沿到来时同时成立。 根据状态方程进行计算,列出电路的状态转换表如

表5―1所示。根据表5―1,画出状态转换图如图5―2所示。

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0000 /1 1111 /0 1110 /0 1101

/0

0001

/0

0010

/0

0011

/0

0100

/0

0101 /0

Q3 Q2 Q1 Q0 /C

0110 /0 0111 /0

/0

1100

/0

1011

/0

1010

/0

1001

/0

1000

图5―2 图5―1所示四位同步二进制加法计数器 的状态转换图

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表5―1 图5―1所示四位同步二进制加法计数器的状态转换表

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从状态转换图可以清楚地看到,从任一状态开始,经过输入16(24)个有效的CP信号(下降沿)后,计数器 返回到原来的状态。如果初始状态为0000,则在第15个 CP下降沿到来后,输出C变为1;在第16个CP下降沿到来 后,输出C由1变为0。可以利用C的这一下降沿作为向高 位计数器的进位信号。 图5―3所示是该四位同步二进制加法计数器的时 序图。

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CP Q0 Q1 Q2 Q3 C

图5―3 图5―1所示四位同步二进制加法计数器的时序图

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从时序图中我们看到,各个触发器的输出Q0 、Q1、Q2 和Q3 的频率分别为时钟信号频率的1/2、1/4、1/8和 1/16,可见计数器具有分频功能。

在图5―1所示电路中,各个JK触发器都接成T触发器的形式。用T触发器构造m位同步二进制加法计数器 的连接规律为

T0 1 Ti Q n jj 0 i 1

(i 1, 2, , m 1)

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2. 同步二进制减法计数器按照二进制数规律对时钟脉冲进行递减计数的同 步电路称为同步二进制减法计数器。用T触发器构造m 位同步二进制减法计数器的连接规律为

T0 1 Ti Q jj 0 i 1 n

(i 1, 2, , m 1)

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第5章 常用时序逻辑电路及MSI时序电路模块的应用

图5―4所示电路是由四个下降沿动作的JK触发器 构成的四位同步二进制减法计数器。图5―4和图5―1 相同之处是

将JK触发器接成T触发器的形式,不同之处 是触发器驱动信号及输出信号的连接规律,即由接到Q 端改为接到 Q 端。