硬件与基础维护工程师面试试题

硬件与基础维护工程师面试试题

1、基尔霍夫定理的内容是什么？

2、平板电容公式(C=εS/4πkd)。

3、最基本的如三极管曲线特性。

4、描述反馈电路的概念，列举他们的应用。

5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）

6、放大电路的频率补偿的目的是什么，有哪些？

7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。

11、画差放的两个输入管。（凹凸）

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。

13、用运算放大器组成一个10倍的放大器。

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断

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这两种电路何为高通滤波器，何为低通滤波器。当RC<< period - setup – hold

16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock 的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。

22、卡诺图写出逻辑表达使。

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？

27、用mos管搭出一个二输入与非门。

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。

30、画出CMOS的图，画出tow-to-one mux gate。

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31、用一个二选一mux和一个inv实现异或。

32、画出Y=A*B+C的cmos电路图。

33、用逻辑们和cmos电路实现ab+cd。

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。

35、利用4选1实现F(x,y,z)=xz+yz’。

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND

39、用与非门等设计全加法器。

40、给出两个门电路让你分析异同。

41、用简单电路实现，当A为输入时，输出B波形为…

42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果

A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

43、用波形表示D触发器的功能。

44、用传输门和倒向器搭一个边沿触发器。

45、用逻辑们画出D触发器。

46、画出DFF的结构图,用verilog实现之。

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47、画出一种CMOS的D锁存器的电路图和版图。

48、D触发器和D锁存器的区别。

49、简述latch和filp-flop的异同。

50、LATCH和DFF的概念和区别。

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

52、用D触发器做个二分颦的电路.又问什么是状态图。

53、请画出用D触发器实现2倍分频的逻辑电路？

54、怎样用D触发器、与或非门组成二分频电路？

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？

56、用filp-flop和logic-gate设计一个1位加法器，输入carryin 和current-stage，输出 carryout和next-stage.

57、用D触发器做个4进制的计数。

58、实现N位Johnson Counter,N=5。

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？

60、数字电路设计当然必问Verilog/VHDL，如设计计数器。

61、BLOCKING NONBLOCKING 赋值的区别。

63、用D触发器实现2倍分频的Verilog描述？

6?、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8

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位D触发器逻辑。（汉王笔试） PAL，PLD，CPLD， …… 此处隐藏：1931字，全部文档内容请下载后查看。喜欢就下载吧 ……