实验报告,EDA

YA <='1'; YB <='0'; YC <='0'; YA <='0'; YB <='1'; YC <='0';

ELSE

YA <='0'; YB <='0'; YC <='1';

END IF;

ELSIF(A < B) THEN

END PROCESS;

END behave;

实验四 时序逻辑电路的Verilog HDL实现

实验内容：

1：参考相关资料，编写JK触发器、8位数据锁存器、数据寄存器的Verilog HDL程序，并实现其仿真；

2：在实验箱上设计含异步清零和同步使能的计数器

module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs;output reg q;

always @(posedge clk or negedge rs or negedge set) begin if(~rs) q<=1'b0; else if(~set) q<=1'b1; else case({j,k}) 2'b00 : q<=q; 2'b01 : q<=1'b0; 2'b10 : q<=1'b1; 2'b11 : q<=~q; default : q<=1'bx; endcase end

endmodule