实验报告,EDA

实验三 组合逻辑电路的Verilog HDL实现

实验内容：

1：参考相关资料，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL程序，并实现其仿真；

2：在实验箱上设计八位七段数码管动态显示电路 module LED7(IN,led7); 4'b0011: led7<=7'b1001111;

4'b0100: led7<=7'b1100110; input [3:0] IN; //定义LED7的4位数据输入

4'b0101: led7<=7'b1101101; 端口

4'b0110: led7<=7'b1111101; output [6:0] led7;// 定义LED7的7位数据输

4'b0111: led7<=7'b0000111; 出端口

4'b1000: led7<=7'b1111111; reg[6:0] led7; //定义一个模块内部的暂存

4'b1001: led7<=7'b1101111; 变量

led7[6:0] always @(IN) begin //主块开始 default: led7<=0; //输入不在“0—9”时，case(IN) 数码管显示“0”

endcase 4'b0000: led7<=7'b0111111;//输入为“0”

时, 数码管显示“0” end //主块结束

endmodule 4'b0001: led7<=7'b0000110;//以下同理

4'b0010: led7<=7'b1011011;

2、数据选择器(4选1）

Module sele4_1(a,b,c,d,sel,f); Input a,b,c,d; Input [1:0]sel; Output f;

Assign f=sele4_1_fun(a,b,c,d,sel); Function sele4_1_fun; Input a,b,c,d; Input [1:0]sel;

Case(sel)

2’b00:sele4_1_fun=a; 2’b01:sele4_1_fun=b; 2’b10:sele4_1_fun=c; 2’b11:sele4_1_fun=d; Endcase

Endfunction Endmodule