实验报告,EDA

实验二 Verilog HDL简单门电路的实现

实验内容：

参考相关资料，编写半加器、全加器、或非门、译码器的Verilog HDL程序，并实现其仿真；

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module add_h(a,b,sum,cout); input a,b;

output sum,cout; and(cout,a,b); xor(sum,a,b); endmodule

Module add_fu(a,b,cin,sum,cout); Input a,b,cin; Output sum,cout;

Assign {cout,sum}=a+b+cin; endmodule