Verilog程序

本地地址：E:\FPGA\vedio\vga_char\src\vga_char.v

`timescale 1ns / 1ps

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// Company:

// Engineer:

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// Create Date: 17:15:28 11/27/2010

// Design Name:

// Module Name: vga_char

// Project Name:

// Target Devices:

// Tool versions:

// Description:

// 在液晶上显示字符

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

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module vga_char(clk,rst_n,vsync,hsync,r,g,b);

input clk,rst_n;

output vsync,hsync;

output[2:0] r;

output[2:0] g;

output[1:0] b;

reg vsync,hsync;

reg[10:0] x_cnt;

reg[9:0] y_cnt;

//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// ////////// 水平扫描参数的设定

//////////////////////////////////////////////////////////////////////////////////////////////////////////////////////////// parameter LinePeriod =12'd1040; //行同步周期

parameter H_SyncPulse=10'd120; //?型叫藕? parameter H_BackPorch=10'd61; //行同步后肩

parameter H_ActivePix=10'd806; //行同步数据有效

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