钟，其频率应当限制在芯片厂家规定的范围内，而不要尝试在嵌入式系统中使处理器处于超频工作状态。需要注意的是CCO的输出控制在需要频率的过程并不是一蹴而就的，而是一个反复的反馈控制过程，可以简单的用图6来表示，这个稳定的过程就是“PLL锁定的过程”，锁定之前的频率是不稳定的，不能用于处理器，因此图5中存在PLL连接开关的原因，锁定前，开关向下方，系统使用Fosc作为时钟信号，锁定后，开关向上，使用PLL的输出作为时钟信号。另外需要注意的是，PLL在芯片复位和进入掉电模式时会被关闭并从时钟系统切换出去，芯片从掉电模式被唤醒后，PLL并不会自动使能和连接，只能通过软件使能。程序必须在配置并激活PLL后等待其锁定，然后再连接PLL。

图6_PLL锁定过程示意图

下面对PLL的频率配置计算过程介绍，在此之前先把等式中用来的符合做一个定义，其中Fosc表示晶体振荡器的输出频率，即PLL的输入功率，Fcco表示PLL电流控制振荡器的输出频率，Fcclk表示PLL最终的输出频率，即处理器的时钟频率，M表示PLL配置寄存器中倍增器值，P表示分频器值。CCO输出的频率Fcco首先经过2P分频部件后得到

Fcco/2P的频率，该信号经过

M分频部件，得到Fcco/2PM的频率，而在PLL锁定后，该信

号频率应当与Fosc是相等的，所以可以依此推导出如下等式，

由以上等式可以得出PLL的输出频率为：

CCO 输出频率为：

其中PLL输入和设定必须满足各自约束的条件。

在实际使用PLL时，要对其进行相应的配置，可以按照以下步骤进行：