第六章集成电路设计的CAD系统

集成电路设计的 CAD系统北京大学

ICCAD系统概述 ICCAD系统的发展 第一代：60年代末：版图编辑和检查 第二代：80年代初：原理图输入、逻辑模拟向下 第三代：从RTL级输入向下，包括行为仿真、行 为综合、逻辑综合等

流 行 的 CAD 系 统 ： Cadence, Mentor Graphics, Viewlogic, Compass,Panda等 ICCAD系统的理想作用：实现完全的自动化设计， 设计出各种各样的电路

ICCAD系统的实际作用 设计信息输入： 语言输入编辑工具 高层次描述的图形输入工具：VHDL功能图输入、逻辑图/电 路图输入编辑、版图输入编辑

设计实现：综合器 设计验证：验证系统/电路符合功能/性能要求及设计规则要 求 模拟器进行模拟(仿真)分析 设计规则的检查

什么是模拟？ 对于设计输入抽象出模型，施加外部激励，观察输入，进行 判断

整个设计过程就是把高层次的抽象描述逐级向下 进行综合、验证、实现，直到物理级的低层次描 述，即掩膜版图。 各设计阶段相互联系，例如，寄存器传输级描述 是逻辑综合的输入，逻辑综合的输出又可以是逻 辑模拟和自动版图设计的输入，版图设计的结果 则是版图验证的输入。 ICCAD系统介入了包括系统功能设计、逻辑和电 路设计以及版图设计等在内的集成电路设计的各 个环节

主要内容 系统描述及模拟 综合 逻辑模拟 电路模拟 时序分析 版图设计的CAD工具 计算机辅助测试技术 器件模拟和工艺模拟

系统描述与模拟：VHDL语言及模拟 VHDL语言出现背景一种硬件描述语言(hardware description language) 广义地说，描述电子实体的语言：逻辑图，电路图

大规模电路的出现: 逻辑图、布尔方程不太适用 需要在更高层次上描述系统出现多种HDL语言，为便于信息交换和维护，出现工业标准

通常指高层设计阶段描述硬件 HDL语言的特点 抽象地进行行为描述 结构化语言：可以描述电子实体的结构 多层次混合描述 既可被模拟，又可被综合 能提供VHDL模拟器的公司：Cadence、Mentor Graphics、Viewlogic、Synopsys等大型EDA公司和 CLSI、Model-Technology、Vantage等专门公司 Verilog

VHDL语言 基本概念：描述硬件电路，可以抽象地表示电路 的行为和结构(完成什么功能，怎样组成) 作用： 对IC设计，支持从系统级到门和器件级的电路描 述，并具有在不同设计层次上的模拟验证机制 可作为综合软件的输入语言，支持电路描述由高 层向低层的转换

建模机制、模拟算法、模拟环境

建模机制 基本结构 行为描述 结构描述

VHDL语言的建模机制 —— 基本结构一个

硬件单元在VHDL中看作一个设计实体 实体外观 实体说明：实体命名，实体与外部环境的接口描 述，未涉及其内部行为及结构

实体功能 在结构体中实现结构体：实体的输入-输出关系，实体的结构和行为描述

对应一个实体说明可以有多个结构体，不同的实现方案

E N T IT Y co u n t IS G E N E R IC (tp d : T im e:= 1 0 n s);

--设 计 实 体 co u n t

P O R T (clo ck : IN B it; q 1 ,q 0 : O U T B it); E N D E N T IT Y co u n t; A R C H IT E C T U R E arch o f co u n t IS B E G IN co u n t_ u p : P R O C E S S (clo ck ) V A R IA B L E co u n t_ v alu e: N atu ral : = 0 ; B E G IN IF clo ck = '1 ' T H E N C o u n t_ v alu e := (co u n t_ v alu e+ 1 ) M O D 4 ; q 1 < = b it'V al(co u n t_ v alu e/2 ) A F T E R tp d ; q 0 < = b it'V al(co u n t_ v alu e M O D 2 ) A F T E R tp d ; E N D IF ; E N D P R O C E S S co u n t_ u p ; E N D A R C H IT E C T U R E arch ; --进 程 体 co u n t_ u p -- co u n t实 体 的 结 构 体

功能描述： 行为描述 数据流描述 结构描述 混合描述

Architecture behavioral of half _adder is begin process SUM <=A+B; CO <= A and B; wait on A,B; end process; end behavioral; Architecture behavioral of half _adder is begin SUM <=A+B; CO <= A and B; end behavioral;

行为描述：描述外部行为

数据流描述，未涉及具体结构

Architecture behavioral of half _adder is component XOR 元件的外观说明(表示符号，与实体不同) port( I1: in std_logic I2: in std_logic O1: out std_logic ); end component; component AND2 port( I1: in std_logic I2: in std_logic O1: out_ std_logic ); end component; begin U1: XOR port map(A,B,SUM); 元件引用，生成例元 (标号：元件名端口映射)

U2: AND2 port map(A,B,CO); end behavioral;

VHDL语言的建模机制 ——行为描述 电子实体中的 行为：反映信号的变化、组合和传播 行为的特点是信号的延迟和并行性 VHDL中描述行为的基本单位是进程，由进程语 句描述。

A R C H IT E C T U R E a rc h o f c o u n t IS B E G IN c o u n t_ u p : P R O C E S S (c lo c k ) B E G IN IF c lo c k = '1 ' T H E N

-- c o u n t实 体 的 结 构 体 --进 程 体 c o u n t_ u p

V A R IA B L E c o u n t_ v a lu e : N a tu ra l : = 0 ;

C o u n t_ v a lu e := (c o u n t_ v a lu e + 1 ) M O D 4 ; q 1 < = b it'V a l(c o u n t_ v a lu e /2 ) A F T E R tp d ; q 0 < = b it'V a l(c o u n t_ v a lu e M O D 2 ) A F T E R tp d ; E N D IF ; E N D P R O C E S S c o u n t_ u p ; E N D A R C H IT E C T U R E a rc h ;

进程之间是并行的，进程内部是顺序 执行的。进程 语句本身由一系列的顺序语句组成，顺序语句发生在 该进程被激活的同一时刻