第3 章HDV编L程础基第3章VHDL 程基编础.13 述概3.2VH L程序D基本构结3.3 HDL语言V要 素3. 4VDHL顺语句序 .5 3HVD并L语句行3 .6 子程序(UBSROGRPM)A .37库 、程序及包其 3他8.V DL描述H风格 3. 9基本辑逻电路设计310 .态状机VHD的L设

计

3第 章HVL编D基础

3.1程概 3述1.. 1常用硬描件述言简语介常用 硬描件述言有语VHLDV、erilo和gBAL语E。言HVDL起源 美国于国防部的HVSC,VeIriog起源于l成电路的设计，集A ELB则来于可编程源逻器辑的设件。下面计使用从面将方三者进行比对。() 1辑逻述描层次一般的硬：描述件言语以可三个层次上 在进行路描电，其层次述高到低依次可分为由行为、级RT级L和 门路级。电HDVL语是言一高种描述级言语适，于用行为和级TLR 级描述，的最于描述电适的路为；Ve行riolg语和A言BLE语言是 种较一级的描低语言，述适用RTL于级门和路级电描述，的最适于 述门级电描路

。

第3 VH章LD编程础基 2)( 设计求：要VHLD行进电系统子计设时以不可了解电路 结构的节，细设者所计的工作做少较V;eirlog和ABLE语进言行电子系设统计需时了电路的结解细节构，计者需做大设量工的作。(3) 综合程过：何任一种言语源序程最，都要终转换成门 电级路能才被布线器或配器所接受适。此因，VHLD语源言程的 序综合常要通过经为行级→TL级→R门路级电转化的VHD,L乎几不能 直控制接门电路的生。成而eVrilg语言和ABEo语L言源程 的序综过合要程简单稍即经过，RLT→级门电路的转化，级于易控制路资源电。第3章

VHL编程基础 (4D) 对合器的要综求VHDL描述语言层：次高较不，控易制底层 电路，因而对综合的性能器要较求，高Vrielg和ABoL对综E

器合性能要求的较。低()5支持 的ED工具A支：持HVD和LeVilog的ErAD工具多，很但支A持BL的E合器综仅D仅aait一家o。6( )国际化程：V度HLDV和reloi已g成IEE为标E准，而ABE正朝国L际标化努准。

力3章第 VDHL编基础程.3.21VH L的D点优HDV的英L全文名是Ver-yHih-Sgeedp nItgeatredC icuir tHardawr Deecrsptioni anLgagu,诞e生于912年。18879底年，VHD 被LIEE E T(he Istntiuteo fEle trccilaa d nEectlronics ngEniere)s和 国美防国确部认为准硬件标述语言描自IEE。公E了布VDHL 的标版本准I(EEE-071)6后，各之EDA公司相继出推自己了V的HD L计环境设或，布宣自己设的计具工可以和HDV接口。L此后VDL H电在子设计域得到领了泛广的受，并接逐步代取了有的原标准 硬件非描述言。1语993,IE年EEV对DH进L行了订，修更高的从 抽层象次和统描系述能力上扩VH展LD的容，内公布新了本版的 VDH,即LIEE标准的107E-19693版。本现，在HVLDVer和log作i 为IEEE的工标业硬准描件述言，又得语到多E众DA公司支持， 在电的工子程域领

,已成为事实上的用硬件描通述言语有专家。认 为在新的世纪，,VHDL中与Vrielog言将承担语几乎全起部的 数系统设计字任。务

3第 VH章DL程基编础V HLD主用要于描述数字统系结的、行为构功能、接口和 。了含除许多具有有硬特征件语的外句，VHDL的言语式和形描述风格与 句十法类分于似般一计算机的级语言高V。DLH的程序 结构点特将一是项程工计，设或设计实体(可以称一是元个、件 一个路电块模或个系一统)成分外部或(可视部分，称即端)口内和部 (称不可或部分),视设计即实的体内功部能算法和成完部分。

在一个设计对体实义了定部外面后界，旦一其部内开发成完，后其他设计就可的直以接用调个这体实这。种将计实设分成内体 外部分的概念V是DHL系统计设的基点。应用V本HL进D行工程设 的优点计是方面的，具多体下如：

第3

章HVL编程D基础(1 ) 与他的其件描硬语言相比，述VDH具有L更的行为描 述强力。强大的行为能描能述是避力具开体器件结构，从逻的辑行为 上描和设述大规模电子计系统的要重证保就。目前流的行EA工D具和HDV综合L器言而将基，抽于的行为象述风格的V描DLH序综程成为合具的体PFAG和PCL等目D器件的网标表 件文已成问不，题是只综在合与化效率上略有优差异。

() 2VHL具有D富的仿真语句丰和函数库，得在任何使大统的设计系早期，就查能设计验系统功的能行性可随，可对时系统行进仿真模，拟设计使者对个整程的结构工功能和行可做性出判断

。

3章 第VDH编程基础

(3)LV HDL语的行为描句述能和力序程结构，定了决它有具支大持模设规的分解和计已设有的再利计用功。符合市能 需求场大的规模系高效统高、速的成完须必多人甚至有多个发 开组同并共工行作能才实，现HVD中设L实体计概念的程序、包的 概、设计库的念概念为设计分的和解并工行作提了有供利的

持支

。第3

章V DH编L基础 (程4) V用DLH完一个确定成设的计可以利，用EA工D进行具逻辑 合和优综，并化动自VH把D描L设述计转成变门级表(根

据网不同的实现片)。这种芯式突破方了门级设的瓶计，颈极地大减少了路电计的时间设和可能生发错误的，低了降发成本。 利开用EA工具的逻D辑优功能，化以自可地动把一个综合的设 后变成计个更一小、高更的速路电统系。过来反设计者还可以，容 地从综合易和优的电路化得获计设信，返回去息新更修改VHL设D计描，述之更加完善使。

第章3V HLD编程基础 5) V(HD对L设的描述具计相对独有性。设计立可者不懂以 硬的件构，结不必管也最终计设的标器目件什么是而，行独进 立设的计正。因为HVD的L硬描述件与体具的工艺技术和

硬件结 无关构，所VHD以L设程序计硬的件现实目器标件广阔的有选范择围其中包括各，种列系CPL的D、PFA及各种G阵列门器件。 6) (于VHDL由具有属描述语句和类子序程用调功能等，对 于完成的设，在不计改源程序的条变件下，需改只类变属量参或 数函就能，易轻改变设地计规的模和构结。

3章第V HL编D基础 程3.1.3 VHL程D序计约定 设为了便程序于阅读和调的，试书对VHDL本程序计设特作 如下约：定 1()语句 构结述中方描号“括[] 内的”容内可选为容。

内2) 对于V(HDL编译器和的综合器说，程序来文字的大小写是加区不分的本书。一使般用写。大

3) (程序的注中使用双横释线-“”-。在HDVL序的程何任一中行双，横“--”后线文的都字不参加译和编综合。

3第章V HL编程D基础 (4 )了便于为程的序读与阅试，书写调和输入序时，程使用层 次进格缩式同，一次层对齐，低的次层的高层较的缩进两 次个字。符(5 考虑到MA)+pXlsII要求u源序程文件名的字与体名必实

须致一因此，了使为一同个VHD源L序文件能适应程个各EDA开软发上的使用件要求建议各，源程序个文件命的均与其实 体名一致名。

第3章 HDL编程基V

3础2 .HDLV程序基本构结3..1 VHDL程2序计举设例 1.设思计 路全加器以由两个可位的1加器构半成，而位1半加可器以由 图如3.所1的示门电路构。成

位1加半的端口信器A 和号B分别是位2相的二加进制入输信号，S 是O加相的输和出号信CO,是位进出输号，信左的边电门 路构构成了右边的半结加器_HADED。R在件上可硬利用半加 以器成构如图.23示所全加的器，然还当可将以一这组样的全器加 级联来起构成一串个进位行加法的。图3器2中，.全加 F器AD_ERD部内的能结构是由3功逻辑个件构成的器，由两即个 加器U1半、2和一U或门U个3连而接成

第。3 章VHD编程L基础A B

OC

_ADHERD A B COS O

SO图.3 1位半加器1辑原逻理图

第章3V DH编L程础基

_HDDER AIANBI NC N A UI B1SO CO S2

R2O S1H AD_DERA U B2 OS C S3O A CBU 3US CMOT

U_FADDE RANI BNIC NIS M COUUT图3.21 位全 器加辑逻原图理

第章 V3HLD程编基

础. 2VHL源D序程1 )或 的门辑描述 -逻- EIE库的使E说明 用LIRBRAYI EEE; SEU IEEEST.D_LGICO1_64.1AL;L --实体RO2的说 E明NITY OTR IS 2PRO(T,A:INB STDL_OGC; CI:OU TTSDLO_IGC);EN DETNTIY O2;R --实OR体的2构体AR结1的说明 ATCRITHETCRUEA R1TOF OR2 IS EGBIN <=ACOR B; EDN ARHCIECTUTR ARTE1

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