2013自动化EDA复习题

自动化

填空题

1.是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据描述的语言。他的种类很多，如VHDL、Verilog HDL、AHDL。

2.CPLD是基于乘积项的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。而FPGA

3.Verilog HDL4种不同数制来表示。

4.在VerilogHDL

5.Veriloghdl 模块的I/O（input）、输出（output）和双向（inout）。

6.FPGA个SRAM结构的配置存储单元组成。

7.

8.EDA设计验证。

9.对综合而言，VerilogHDL的wire型变量的取值可以是

10.如果VerilogHDL操作符的操作数只有1个，如果操作符的操作数有2个，称为双目操作；如果操作符的操作数有3个，称为三目操作。

11.QuartusII

12.erilogHDL中，register型变量有reg、integer、rea和time4种。

13.VerilogHDL

14.VerilogHDL

15.在VerilogHDL

16.VerilogHDL的连续赋值语句的关键字是=。

17.在VerilogHDL

18.VerilogHDL的alwaysalways

19.在VerilogHDL模块中，任务用来单独完成某项任务，并被模块或其他任务调用。

20.VerilogHDL的语句中，系统对表达式的值进行判断，若为01，则按真处理。

21.一个完整的VerilogHDL22.Verilog模块可以分为两种类型：一种是为了让模块最终能生成电路的结构，另一种只是为了测试所设计电路的逻辑功能是否正确。

23.在VerilogHDL中，使用使用关键字声明事件是由输入信号的下降沿触发的。

简单题

1、元件例化语句的作用是什么？

答：元件例化语句作用：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用，是使Verilog HDL设计构成自上而下层次设计的重要途径。

2、Verilog HDL的操作符有哪几类？

答：Verilog HDL提供了丰富的运算操作符，其中包括逻辑操作符、算术操作符、关系操作

自动化

符、等式操作符、条件操作符、位操作符、缩位操作符、移位操作符和拼接操作符等9类。

3、简述层次结构设计的优点。

答：层次化设计是一种模块化的设计方法，设计人员对设计的描述由上而下逐步展开，符合常规的思维习惯；由于顶层设计与具体的器件和工艺无关，因此易于在个种可编程逻辑器件中间进行移植。

层次化的设计方法可以使多个设计人员同时进行操作，有利于对设计任务进行合理的分配并用系统工程的方法对设计进行管理。

4、在数字系统设计中锁定引脚的作用是什么？

答：将设计文件中的输入、输出信号定位到所选器件的具体物理管脚。

5、简述自顶向下的设计指思想。

答：自顶向下的设计指的是将一个大规模的数字电路系统从功能上化为若干个不相交的子模块，每个子模块又可以根据需要在功能上化为若干个二级子模块，依此类推，直到功能模块小到比较容易实现为止。

6、简述使用always描述组合逻辑电路的规则

答：在描述组合逻辑电路时，always在使用上有以下几个特点（或者说是规则）；

1）在敏感列表中使用电平敏感事件，不要使用边沿敏感。

2）为变量赋值的使用阻塞赋值，不要使用非阻塞赋值。

另外，在always块内被赋值的变量必须为寄存器型变量。因此尽管在组合逻辑中不包含任何记忆单元，但是如果变量需要在always块内被赋值，就必须定义为寄存器型，这并不表示所描述的数字电路系统中包含有记忆元件。

7、系统任$stop和$finish的区别是什么？

答：系统任务$stop和$finish的区别是，系统任务$stop用于暂停仿真，系统$finish用于结束仿真。

$stop是仿真进入一种交互模式，设计者可以在此模式些对设计进行调试，当设计者想要暂停仿真来检查信号的值时，可以使用这个系统........

8、VerilogHDL的基本单元----模块主要包括哪些内容？主要作用是什么？

答：模块（module）是veriloghdl对数字电路系统建模的基本单元，每个模块包括模块名称、端口列表、端口类型列表、内部变量定义以及逻辑功能描述等几个部分。

模块名称：模块取一个和其功能相关的名字

端口列表：模块的输入和输出端口

端口类型列表：定义各个端口的方向（如输入端口、输出端口和双向端口）

内部变量定义：内部变量可以使程序变得更有条理

逻辑功能描述：是一个模块的主体，它描述了模块的输出信号和输入信号的逻辑关系

9、使用timescale编译器指令的目的是什么？举例子

答：timescale 1ns/100ps

此语句说明延时时间单位为1ns并且时间精度为100ps（时间精度是指所有的延时必须被限定在0.1ns内）。如果此编译器指令所在的模块包给上面的连续赋值语句，#2代表2ns。

10、UDP代表什么？

答：用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原句，也可以是时序逻辑原语

11、写出两个编辑们的名称

答：基本逻辑门，例如and or 和nand等都内置在语句中

12、Verilog HDL中的两类主要数据类型是什么

答：verilog hdl 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间

自动化

的物理连线，而寄存器类型表示抽象的数据储存原件

13、阻塞性赋值和非阻塞性赋值有何区别

答：阻塞赋值使用“=”为变量赋值， …… 此处隐藏：2892字，全部文档内容请下载后查看。喜欢就下载吧 ……