第39卷 第1期 电 子 科 技 大 学 学 报 Vol.39 No.1

of University of Electronic Science and Technology of China Jan. 2010 2010年1月 Journal

·自动化技术·

电路级栅氧短路故障的动态电流测试分析

姜书艳1，罗 毅1，罗 刚2，谢永乐1

(1. 电子科技大学自动化工程学院 成都 610054; 2. 成都电子机械高等专科学校机械工程系 成都 610031)

【摘要】栅氧短路故障对于集成电路的稳定性有着重要的影响，故障行为会在不产生逻辑错误的情况下导致参数失效。该文使用了一种电路级的故障模型模拟栅氧短路故障，研究了栅氧缺陷对与非门电路的影响，选取了适合于电流测试的测试矢量，对未发生逻辑错误的故障电路的动态电流进行分析。在实验中采用了TSMC 0.18 μm CMOS工艺，仿真结果显示通过分析电源通路上的动态电流可以检测有潜隐性故障的器件。与电压测试方法相比，动态电流测试能更好地对栅氧短路缺陷进行诊断。

关 键 词 故障模型; 缺陷测试; 动态电流测试; 故障模拟

中图分类号 TM93 文献标识码 A doi:10.3969/j.issn.1001-0548.2010.01.015

Analysis of Dynamic Supply Current Testing

for Gate Oxide Shorts Circuit Level

JIANG Shu-yan1, LUO Yi1, LUO Gang2, and XIE Yong-le1

(1. School of Automation Engineering, University of Electronic Science and Technology of China Chengdu 610054;

2. Department of Mechanical Engineering, Chengdu Electromechanical College Chengdu 610031)

Abstract Gate oxide short is one of the key issue to the reliability of integrated circuit (IC), it can result in parametric failure without any logic error. In this paper, the behavior of a CMOS NAND gate with this gate oxide shorts is investigated base on dynamic supply current (IDDT) testing in circuit level. Some appropriate test patterns are selected to simulate and analyze the dynamic supply current of the gate oxide short circuit in TSMC 0.18 μm technology without any logic fault. The simulate results demonstrate that it is possible to detect the defective devices by analyzing the IDDT on the power supply path. Compared with the voltage test, IDDT testing can detect the gate oxide shorts more effectively.

Key words defect model; fault detection; IDDT testing; defect simulation

HBD)。硬击穿电流的增长基本上与时间成指数关在集成电路制造过程中会产生栅极氧化层缺

系，同时也与施加的瞬间电应力成指数关系。在相陷，这种缺陷对电路的集成度和稳定性有着很重要

同的电应力下，栅氧厚度越小将越快地历经这三个的影响。栅氧击穿会导致电路在功能和参数上的失

阶段，最终导致硬击穿，即栅氧短路。在缺陷生成效，产生延迟效应，影响电路的动态特性。栅氧故

期，栅极电流Ig很小，障很难在电路中传播，因此通过功能测试将故障检在这个阶段存在缺陷的晶体管

测出来很困难。而基于电流的测试不需要将故障效不会影响电路的正常工作。处于软击穿阶段时，存应传播到一个观测点，只需依据故障模型进行故障在从栅极到沟道的渗透通道。当栅极电流Ig增大到不模拟，然后测量由供电电源供给的电流。对于故障再低于10 μA时，就进入了硬击穿阶段。文献[1]研究效应的观测就是对电流的度量，因此很适合检测栅的数据表明，典型的软击穿状态存在的时间大约不氧故障。本文应用电流测试的方法检测栅氧的击穿大于40 000 s。 故障，以求发现将会最终导致严重栅氧故障的缺陷

1 故障模型

电路。

文献[2]对于栅氧击穿的测试数据表明，在反相栅氧击穿可以分为三个阶段：缺陷生成、软击

器中，存在栅氧缺陷的NMOS将在输出产生弱的低穿(soft breakdown, SBD)和硬击穿(hard breakdown, 收稿日期： 2008 07 08；修回日期：2009 10 07

基金项目：国家自然科学基金(60971036)；国家863项目(2008AA01Z104)

作者简介：姜书艳(1969 )，女，副教授，主要从事超大规模集成电路(VLSI)测试、电子系统的故障诊断与预测、可信电子系统等方面的研究.

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电平，存在栅氧缺陷的PMOS将在输出产生弱的高电平。等价的电路故障模型取决于晶体管的类型，栅不再与沟道隔离，最终短路。文献[3]对栅氧短路故障进行研究，提出了晶体管栅氧短路即硬击穿阶段的故障模型，以及用于静态电流测试的测试矢量。文献[4]提出了非线性的栅氧短路模型。最近文献[5]提出了新的栅氧缺陷的电路故障模型，如图1所示。

G

G

图1 栅氧缺陷的电路故障模型

该模型的优点在于能更好地描述栅氧缺陷的演变过程，较好地模拟了软击穿过程中元件的特性。检测处于软击穿阶段的元件有助于发现潜在的栅氧缺陷。

的状态将不发生改变，可排除M2对电路的影响。M1由截止状态变为导通状态。电路在达到稳态前形成从电源到M1到M5的对地通道，电源通过该路径对与非门的负载进行充电，使与非门的输出由低电平转变到高电平。在这个过程中，假设M1存在缺陷，则会增加一个从电源经M1至M7到地的路径，对瞬态电流产生影响。可以通过对该电流的特征分析，判断M1处于何种状态和是否存在缺陷。

在输入端施加“01”到“11”的激励，则M1由导通状态变为截止状态，M3由截止状态变为导通状态。电路在达到稳态前形成从与非门负载到M3到M4

的对地通道，负载通过这个路径对进行放电，使与非门的输出由高电平转变到低电平。

在这个过程中，假设M3存在缺陷，则会增加一个M

6经M3至M4到地的路径，对瞬态电流产生影响。可以通过对该电流的特征分析，判断M3处于何种状态和是否存在缺陷。类似地，在输入端施加“11”到“10”的激励和“10”到“11”的激励，可分别检测M2和M4。

图3所示为存在缺陷的元件原理图。

D

IgS

2 实 验

本文对与非门电路中存在的软击穿缺陷进行了

分析，实验电路图如图2所示。图中，A、B为输入信号，分别经过两个非门后作为与非门的输入，与非门的输出再经过两个非门后输出。

A

B

U/V

图3 存在缺陷的元件原理图

Vcc

在本文实验中，使用HSPICE对电路进行模拟，电路元件采用MOSIS提供的TSMC 0.18 μm CMOS工艺参数[6]和HSPICE Level 49 VERSION 3.1模型参数。正常电路的输入和输出波形如图4所示。

1.5 1.00.5U/V

输入A

2

4

t/ns

6

8输入B

2

U/V

210

2

4

t/ns

6

4

t/ns

输出

8

6

8

图2 仿真实验电路图

1.51.00.50

图2中的与非门中存在栅氧短路产生的漏电流，在栅极和漏极间、栅极和源极间形成了压控电流源，同时在源极和漏极间也存在压控电流源。

测试矢量选择方法：对认为可能存在缺陷的元件建立一条或多条从电源到地之间低阻抗的路径。假设M1～M4中只有一个存在缺陷，该元件的工作状态处于软击穿阶段。

在输入端施加“11”到“01”的激励，这样M2

图4 正常电路的输入输出波形图

在输入端施加“11”到“01”的激励时得到的M1动态电流波形如图5所示。

第1期 姜书艳 等: 电路级栅氧短路故障的动态电流测试分析 63

0 200

缺陷

电平变为强的低电平，在输出端观测延迟不明显，不容易判断是否存在故障。

在“BD2”状态下，从表1中可以看到，存在缺陷的电路中的瞬态电流上升沿对于正常电路有80 ps

BD1

I/μA

400 600

的延迟，峰值达到了 795 μA，与正常电路有较大的差异。

表1 输入矢量(11,01)时M1 PMOS的

栅氧缺陷对电流的影响

BD2

800

4.0

4.2 t/ns

4.4

缺陷 BD1 BD2

二极管饱和电流Is/A

1.0×101.0×10

30 29

R3/Ω R4/Ω

图5 M1存在缺陷时的瞬态电流波形图

10 000 1 000

10 000 3 000

图中实线为无缺陷电路的电源电流，BD1、BD2为存在不同程度缺陷的电路的电源电流。图中4种情况电路的逻辑功能均正常。在输入端施加“01”到“11”的激励时得到的M3动态电流波形如图6所示。

1.1×10 29 900 1 100

输出延迟/ps

瞬态电流 上升延迟/ps 瞬态电 流峰值/μA

缺陷 4 10 536

30 818 130 902

BD1 20 BD2 120

表2 输入矢量(01,11)时M3 NMOS的

I/μA

缺陷BD1

500

BD2

栅氧缺陷对电流的影响

缺陷 BD1 BD2

二极管饱和电流Is/A

1.0×10 30 1.0×10 29 2.0×10

28

R1/Ω R2/Ω

10 000 1 000

10 000 4 000

500 2 000

输出延迟/ps

瞬态电流

上升延迟/ps 瞬态电流 峰值/μA

6.2t/ns

6.4

缺陷 10 10 478

20 681 80 795

BD1 20 BD2 90

图6 M3存在缺陷时的瞬态电流波形图

图中实线为无缺陷电路的电源电流，BD1、BD2为存在不同程度缺陷的电路的电源电流。图中4种情况电路的逻辑功能均正常。

根据图5得到的M1 PMOS栅氧故障对电路的影响如表1所示。根据图6得到的M3 NMOS栅氧故障对电路的影响如表2所示。存在缺陷的电路不会引起逻辑错误，但表现在供电端出现异常的瞬态信号。电源的瞬态电流信号反映了元件对于输入矢量变换的响应[7-9]。产生缺陷导致瞬态电流的波形失真，波形的宽度含有电路传播延迟的特征。所以动态电流测试兼具静态电流测试和延迟测试的优点[10]。

以表2为例，假设M3存在栅氧缺陷。在输入端施加(01, 11)的测试矢量，在“缺陷(fault free)”状态设定的参数下可以认为M3不存在栅氧缺陷。改变二极管饱和电流的值和电阻的值使M3处于“BD1”、“BD2”状态。此时M3处于软击穿阶段，电路的输出产生了延迟，但没有影响电路的逻辑功能。当故障在M5之后的电路中传播时，将使M3产生的弱的低

3 结 论

基于电流的测试不要求将故障效应传播到输出端的观测点。本文针对栅氧故障不易在电路中传播的特点采用了动态电流测试的方法，对认为可能存在缺陷的元件建立一条或多条从电源到地之间低阻抗的路径，选择测试矢量，假设只有一个元件存在缺陷，使这个元件的工作状态处于软击穿阶段，从而得到存在缺陷元件处和电源电流的动态电流波形。通过分析这些动态电流波形的变化，可以得到故障对电路的影响。

仿真结果表明，对于即将导致栅氧短路的栅氧缺陷的故障检测，电流测试比电压测试有更大优势。将电流测试方法应用于此类故障，有助于发现潜在的缺陷，在严重的故障发生前将有可能发生故障的电路检测出来，使电路达到关键应用的要求。

随着集成电路与系统的速度、性能以及复杂度的增加，测试数据量随之剧增，测试时间越来越

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长[11]，测试成本因而随之增加，测试难度与复杂度大大增加[12-13]，动态电流测试必将成为集成电路制造与测试中一种重要的测试手段。

参 考 文 献

[1] LEE Y H, MIELKE N, AGOSTINELLI M, et al. Prediction of logic product failure due To thin-gate oxide breakdown [C]//Reliability Physics Symposium Proceedings, 44th Annual. [S.l.]: IEEE International, 2006: 18-28.

[2] RODRIGUEZ R, STATHIS J H, LINDER B P. Modeling and experimental verification of the effect of gate oxide breakdown on CMOS inverters[C]//Reliability Physics Symposium Proceedings, 41st Annual. [S.l.]: IEEE International, 2003: 11-16. [3] SEGURA J, RUBIO A. A detailed analysis of CMOS SRAM's with gate oxide short defects[J]. IEEE Journal of Solid-State Circuits, 1997, 32(10): 1543-1550.

[4] RENOVELL M, GALLIÈRE J M, AZAÏS F, et al. Modeling gate oxide short defects in CMOS Minimum transistors[C]// Proceedings of the Seventh IEEE European Test Workshop. [S.l.]: IEEE, 2002: 15-20.

[5] CARTER J R, OZEV S, SORIN D J. Circuit-level modeling for concurrent testing of operational defects due to gate oxide breakdown[J]. Design, Automation and Test in Europe, 2005, 1: 300-305. [6] MOSIS. Taiwan semiconductor (TSMC) 0.18 micron CL018/CR018 (CM018) process[R/OL]. [2008-03-15]. http:///Technical/Testdata/tsmc-018.

[7] NAZER A, CHEHAB A, KAYSSI A. Dynamic current testing for CMOS domino circuits[J]. Digital Object Identifier, 2006, 2: 259-263.

[8] FERNANDEZ R, RODRIGUEZ R, NAFRIA M, et al. DC broken down MOSFET model for circuit reliability simulation[J]. Electronics Letters, 2005, 41(6): 368-370. [9] PLUSQUELLIC J, SINGH A, PATEL C, et al. Power supply transient signal analysis for defect-oriented test[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2003, 22(3): 370-374. [10] ABHISHEK S, JIM P, DHANANJAY P, et al. Defect

simulation methodology for IDDT testing[J]. Journal of Electronic Testing: Theory and Applications, 2006, 22: 255-272.

[11] Semiconductor Industry Association (SIA). Test and test

equipment, international technology roadmap for semiconductors (ITRS) 2008 update[R/OL]. [2008-01-15]. http://. [12] HASHEMPOUR H, LOMBARDI F. Application of

arithmetic coding to compression of VLSI test data[J]. IEEE Trans on Compt, 2005, 54(9): 1166-1178. [13] SAIKI T, ICHIHARA H, INOUE T. A reconfigurable

embedded decompressor for test compression[C]// Proceedings of the Third IEEE International Workshop on DELTA’06. Los Alamitos, California, USA: IEEE, 2006

编 辑 漆 蓉

------------------------------------------------------------------------------------------------------------------------------------------- ·我校科研成果介绍·

雷达自适应阵列处理算法及软件研究

(1) 自适应抗干扰算法。在系统研究各种雷达自适应阵列处理算法的基础上深入研究了Gram-Schmidt (GS)下交投影算法和QR分解最小二乘法两种算法。具有速度高、干扰抑制能力强、生态环境并行处理实现的优点。对这两种算法进行了理论分析和计算机模拟，提出了全自适应阵QR分解算法和GS算法的Systolic实现方法，并针对两种实现方案进行了相应的软件开发和实验。

(2) 部分自适应阵技术。大型雷达阵列数可达数百至上千个，要求的运算量很大，接收处理系统非常复杂。部分自适应阵技术是一种很好的解决办法。提出了一种非均间隔的部分自适应阵方法，进行分析和模拟，证明了该方法的有效性。

在此基础上进行了自适应抗干扰算法(3) 建立了一个采用并行处理方案的自适应抗干扰原理实验系统，

实验，获得了满意的实验。

实验结果表明，对单干扰源，当(J/N)in=20 dB时，干扰抑制零深为40 dB；当(J/N)in=40 dB干扰抑制零深为55 dB，对双干扰源也得到较好的结果。