专题2 数字逻辑的时间约束

专题2 数字逻辑的时间约束一、时钟信号的时延Tpd

二、数据信号的建立时间Tsu和保持时间Th三、如何提高同步系统中的工作时钟 四、不同时钟域之间的同步

一、 时钟信号的时延Tpd时钟是整个电路最重要、最特殊的 信号，系统内大部分器件的动作都是在 时钟的跳变沿上进行，这就要求时钟信 号时延差要非常小，否则就可能造成时 序逻辑状态出错；

因而明确FPGA设计中决定系统时钟 的因素，尽量较小时钟的延时对保证设 计的稳定性有非常重要的意义。

如果是第一次编译或再次编译前没有进 行管脚分配，则QuartusII将自动分配管 脚并进行优化。 自动分配管脚的查看方法： Processing Compilation Report 再点击Fitter下面的Pin-Out File,就可看 到自动分配的管脚情况

若clk分配到普通IO管脚(如38脚)

小结：1. 全局时钟尽可能分配到Dedicated Clock管脚，管脚数 有限时优先保证高频时钟分配到精密时钟管脚；

2. 在进行逻辑设计时，就要考虑时钟的安排，尽可能减 少全局时钟数，最好统一由1~2个全局时钟处理整个芯 片中的逻辑，子模块中最好只有1个全局时钟进行处理。 跨时钟域最好有专门的模块做时钟域隔离。3. 其它时钟最好转成Clock Enable信号。这样统一步调， 也做到时钟延时的统一，将时钟延时最小化。降低静 态时序分析的复杂性，增强可靠性。

二、数据的建立时间和保持时间

建立时间(Tsu:set up time)是指在时钟沿 到来之前数据从不稳定到稳定所需的时间，如 果建立的时间不满足要求那么数据将不能在这 个时钟上升沿被稳定的打入触发器； 保持时间(Th:hold time)是指数据稳定后保 持的时间，如果保持时间不满足要求那么数据 同样也不能被稳定的打入触发器。

din

组合逻辑

data

D

Q

output

clk

Th Tsu data

output clk

同步设计中的一个基本模型在FPGA设计的同一个模块中常常是包含组合逻辑与 时序逻辑，为了保证在这些逻辑的接口处数据能稳定 的被处理，那么对建立时间与保持时间建立清晰的概 念非常重要。

Tdelay是组合 逻辑的延时

Tsetup是触发 器的建立时间

Tco是触发器的 数据输出的延时

Tpd为时钟的延时

D1

Q1

D2

Q2

上升沿 统一采样

问题：如果第一个触发器D1建立时间最大为Tsu1_max,最小 为Tsu1_min,组合逻辑的延时最大为Tdelay_max,最小为 Tdelay_min。问第二个触发器D2建立时间Tsu2与保持时间 Th2应该满足什么条件，或者是知道了Tsu2与Th2那么能容 许的最大时钟周期是多少？ 这个问题是在设计中必须考虑的问题，只有弄清了这个 问题才能保证所设计的组合逻辑的延时是否满足了要求。