Verilog4行为描述高级语句

第四讲 行为描述高级语句◆ 过程语句(initial、always) ◆ 块语句(begin-end、fork-join) ◆ 赋值语句(assign、=、<=) ◆ 条件语句(if-else、case、casez、casex) ◆ 循环语句(for、forever、repeat、while) ◆ 编译指示语句(`define、`include、`ifdef、`else、`endif) ◆ 任务(task)与 函数(function) ◆ 顺序执行与并发执行

Verilog HDL行为语句类别 initial 过程语句 块语句 always 串行块begin-end 并行块fork-join √ √ 语句 可综合性

赋值语句

持续赋值assign过程赋值=、<= if-else

√√ √ √ √

条件语句 循环语句

case for repeat while forever

`define编译向导语句 `include `ifdef, `else, `endif

√√

4.1 过程语句 initial always

在一个模块(module)中，使用 initial和 always语句的次数是不受限制的。initial语句常用于仿 真中的初始化，initial过程块中的语句仅执行一 次； always块内的语句则是不断重复执行的， always结构在仿真过程中是时刻活动的 。

always过程语句使用模板 always @(<敏感信号表达式event-expression>)begin //过程赋值 //if-else,case,casex,casez选择语句 //while,repeat,for循环 //task,function调用 end “always”过程语句通常是带有触发条件的，触发条件写 在敏感信号表达式中，只有当触发条件满足时，其后 的“begin-end”块语句才能被执行。

敏感信号表达式 敏感信号表达式又称事件表达式或敏感信号列表，即当该 表达式中变量的值改变时，就会引发块内语句的执行。因 此敏感信号表达式中应列出影响块内取值的所有信号。若 有两个或两个以上信号时，它们之间用“or”连接。 always @(a) //当信号a的值发生改变 always @(a or b) //当信号a或信号b的值发生改变 always @(posedge clock) //当clock 的上升沿到来时 always @(negedge clock) //当clock 的下降沿到来时 always @(posedge clk or negedge reset) //当clk的上升沿到来或reset信号的下降沿到来 电平敏感，组合逻辑电路采用 边沿敏感，时序逻辑用。不要混用

敏感信号列表举例

4选1数据选择器

module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0,in1,in2 ,in3 ,sel) //敏感信号列表 case(sel) 2'b00: out=in0; 2'b01: out=in1; 2'b10: out=in2; 2'b11: out=in3; default: out=2'bx; endcase endmodule

posedge和negedge关键字 对于时序电路，事件通常是由时钟边沿触发的，为表达边 沿这个概念，Verilog提供了posedge和negedge关键字来描 述。比如： 【例】同步置数、同步清零的计数器 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低

电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule

4.2 块语句 块语句是由块标志符begin-end或fork-join界定的一组语句， 当块语句只包含一条语句时，块标志符可以缺省。 顺序块，以关键字begin…end将多条语句封装成块。 按顺序执行 。 begin regb=rega; regc=regb; end 由于 begin-end 块内的语句顺序执行，在最后，将 regb、 regc 的值都更新为 rega 的值，该 begin-end 块执行完后， regb、regc 的值是相同的。

并行块 (了解即可) 以关键字fork … join将多条语句封装成块 所有语句并行执行

initial fork a=0; #5 b=1; #10 c={a,b}; #15 d={b,a}; join 并行块容易引起竞争 适用于绝对时间的控制 实际建模时，并行块不可综合。用于仿真。 仅用顺序块即可

4.3 过程赋值语句 行为级的赋值语句 必须出现在initial和always结构中 过程赋值语句的左端都必须是reg类型 分为阻塞性赋值和非阻塞性赋值

非阻塞(non_blocking)赋值方式 赋值符号为“<=”, 如：b<= a; 非阻塞赋值在整个过程块结束时才完成赋值操作，即b的 值并不是立刻就改变的。实际并行。 阻塞(blocking)赋值方式

赋值符号为“=”, 如：b= a; 阻塞赋值在该语句结束时就立即完成赋值操作，即b的值 在该条语句结束后立刻改变。如果在一个块语句中，有多条 阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面 的语句就不能被执行，仿佛被阻塞了(blocking)一样，因 此称为阻塞赋值方式。实际顺序执行。

阻塞赋值与非阻塞赋值非阻塞赋值 module non_block(c,b,a,clk); output c,b; input clk,a; reg c,b; always @(posedge clk) begin b<=a; c<=b; endendmodule

阻塞赋值 module block(c,b,a,clk); output c,b; input clk,a; reg c,b; always @(posedge clk) begin b=a; c=b; end endmodule

阻塞赋值与非阻塞赋值非阻塞赋值综合结果：

阻塞赋值综合结果

阻塞赋值与非阻塞赋值

非阻塞赋值仿真波形图

阻塞赋值仿真波形图

4.4 条件语句 ( if-else语句) if-else语句使用方法有以下3种：(1)if(表达式) 语句1;[else ;] //建议添加一个空else语句防止出现锁存器 (2)if(表达式) 语句1; else 语句2; (3)if(表达式1) 语句1; else if(表达式2) 语句2; else if(表达式3) 语句3; …… else if(表达式n) 语句n; else 语句n+1;

case语句 关键字为case、default、endcase case语句的结构如下。case (敏感表达式) 值1: 语句1; //case分支项 值2: 语句2; …… 值n: 语句n; default:语句n+1; endcase