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第四章 基于Xilinx芯片Verilog进阶设计 面向硬件电路的设计方法 代码风格与可综合设计 通用代码风格 专用代码风格 企业代码风格

企业级大规模FPGA应用设计方法 原语的使用

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面向硬件电路的设计方法 将具体功能形成硬件的RTL级模型 编写代码始终要考虑硬件如何实现

基于FPGA实现的Verilog设计特点 并行化 同步控制 实现代价

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面向硬件电路的设计方法 硬件实现的并行化 从电路上来看： 只要芯片上电，所有逻辑就开始工作。

从代码上来看： 所有的描述语句之间是并行执行的； always语句在边沿触发条件下的行为描述均采用非阻塞 赋值，并行执行； 面向RTL级电路的电路设计易于实现流水操作； 与一般高级语言的顺序代码为主的设计方法有本质的区 别。

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面向硬件电路的设计方法时序延迟信号reg a, a_d1, a_d2; always @ (posedge clk or negedge rst) begin if (~rst) begin a_d1 <= #TP 0; a_d2 <= #TP 0; end else begin a_d1 <= #TP a; a_d2 <= #TP a_d1; end end

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面向硬件电路的设计方法 基于全局时钟的同步设计 数据存储在FPGA的寄存器或存储器中，时钟可看作执 行控制器； 串行算法的执行可以按照时钟节拍的顺序进行控制， 寄存器输出以及组合逻辑通常作为控制条件。 例如：采用计数器控制状态变化或数据处理过程。

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面向硬件电路的设计方法 实现代价 “面积”和“速度”的综合考虑： “面积”指所占用的FPGA资源(FF和LUT); “速度”指芯片稳定运行所达到的最高频率。

“面积”和“速度”是一对矛盾，可相互转化： “面积”优先：资源复用； “速度”优先：冗余同构部件。 ISE 的Map选项： 优化策略可选择Area和Speed的优化策略

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代码风格与可综合设计 Verilog HDL语言本身的规范只面向仿真 不使用综合工具不支持的Verilog结构 除了wire、reg的多数数据类型 开关级原语 deassign、wait等行为语句 UDP和specify模块 ……

遵循可综合设计原则 代码综合出预想的逻辑 行为描述的完整性

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代码风格与可综合设计 同步电路设计 优点 容易使用寄存器的异步复位/置位端，以使整个电路有一个确 定的初始状态； 有效避免毛刺，提高可靠性； 简化时序分析过程； 减少对工作环境的依赖性，提高可移植性； 原则 尽可能使用单时钟(全局时钟) 尽可能使用单时钟沿触发(posedge clk) 避免使

用门控时钟(组合逻辑驱动的时钟) 若使用分频时钟应当统一管理

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代码风格与可综合设计 同步电路设计

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代码风格与可综合设计 同步电路设计的模块划分 信息隐蔽、抽象： 避免跨模块控制，边界清晰； 端口明确： 禁制多重功能和无用接口； 时钟域区分： 异步FIFO或双端口RAM实现多时钟域隔离； 低频时钟域尽可能划分到一个模块中； 资源优化： 尽量使用厂商提供的原语 寄存器划分： 模块的输出尽可能采用寄存器输出(reg型)

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代码风格与可综合设计 代码风格(包括书写规范和描述方法) 通用代码风格 Verilog HDL语言规范，硬件无关，性能未必最优； 专用代码风格 基于具体芯片的结构和资源，性能优化，移植性可能受影响。 “华为Verilog HDL设计规范” Sun公司 “Verilog Style and Coding Guidelines” “Actel HDL Coding Style Guider” 注重代码的硬件实现质量。

目标：功能正确，性能最优

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通用代码风格 逻辑复用 Synplify 提供逻辑复用选项，但若要获得最佳的复用 效果，在源代码设计中应采用显式的复用控制逻辑； 节约面积。

逻辑复制 Synplify 提供最大扇出选项，如果扇出过大(驱动过 多后续逻辑),需增加缓冲器提高驱动能力，但信号 延迟增大； 增加面积。

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通用代码风格 逻辑结构 树状结构优于链式结构，缩短延迟级数。

if语句和case语句使用原则 if语句面积小，延迟大；case语句面积大，速度快。 if适合对速度无特殊要求的场合；case适合高速编解码 电路。 if分支具有优先级，case分支无优先级。 if不可嵌套技术过多，一般不超过3-4层。 兼顾面积和速度，if和case混合使用。

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通用代码风格 关键路径信号处理 引起电路建立时间不足的信号路径成为关键路径 组合电路关键路径提取采用逻辑拆分方式，降低关键 信号的组合延迟级数。 分析下面语句中b所经过的LUT级数。 assign y = a & b & c | d & e & b; assign t = a & c | d & e; assign y = b & t;

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通用代码风格 if和case不完整分支造成的意外锁存器 当always语句使用电平触发时有可能产生锁存器。 参见P106例3-12和例3-13 当always语句使用时钟沿触发时不会产生，此时只产 生寄存器。

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通用代码风格 reg型信号只能在一个always语句中赋值 最常见的HDL行为描述建模错误之一

避免assign不确定语句 assign signal_a = #4 ~signal_a; #4被综合工

具忽略掉