数字集成电路设计实验 与非门
时间:2025-07-12
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数字集成电路设计实验
数字集成电路设计实验
系部名称班 级学生姓名班内序号学
号
——与非门电路实验
电子工程学院 微电子07
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:
数字集成电路设计实验
一、S-EDIT原理图绘制:
二、T-SPICE: 2.1程序:
* SPICE netlist written by S-Edit Win32 7.03 * Written on Nov 19, 2010 at 11:38:41
* Waveform probing commands .probe
.options probefilename="yufei_gate.dat"
+ probesdbfile="D:\Tanner\tanner\S-Edit\yufei_gate.sdb" + probetopmodule="Module0"
* Main circuit: Module0 v1 A Gnd 5.0 v2 B Gnd 5.0 v3 Vdd Gnd 5.0
M4 output B N6 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
数字集成电路设计实验
M5 N6 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 output A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 output B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u
.dc lin source v1 0 5 0.1 sweep lin source v2 0 5 1
.include "D:\Tanner\tanner\TSpice70\models\ml2_125.md" .print dc v(A) v(B) v(output) * End of main circuit: Module0
2.2仿真报告
:
三、T-SPICE仿真结果 3.1瞬态分析:
数字集成电路设计实验
3.2直流分析:
数字集成电路设计实验
数字集成电路设计实验报告
Module 05. 0 v (o u tp u t)
4. 5
4. 0
3. 5
3. 0
V olt age (V )
2. 5
2. 0
1. 5
1. 0
0. 5
0. 0 0. 0 0. 5 1. 0 1. 5 2. 0 2. 5 3. 0 3. 5 4. 0 4. 5 5. 0
v1 (V) Module 05. 0 v (B )
4. 5
4. 0
3. 5
3. 0
V olt age (V )
2. 5
2. 0
1. 5
1. 0
0. 5
0. 0 0. 0 0. 5 1. 0 1. 5 2. 0 2. 5 3. 0 3. 5 4. 0 4. 5 5. 0
v1 (V) Module 05. 0 v (A )
4. 5
4. 0
3. 5
3. 0
V olt age (V )
2. 5
2. 0
1. 5
1. 0
0. 5
0. 0 0. 0 0. 5 1. 0 1. 5 2. 0 2. 5 3. 0 3. 5 4. 0 4. 5 5. 0
v1 (V)
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